7nm로의 발전

이것은 IEDM 2016에서 IBM 특집 논문에 대한 4부작 시리즈 중 네 번째입니다.

연례 국제 전자 장치 회의(International Electron Devices Meeting)는 "반도체 및 전자 장치 기술, 설계, 제조, 물리학 및 모델링 분야의 기술 혁신을 보고하기 위한 세계 최고의 포럼"입니다. 그래서 IBM 연구원들은 스캐닝 프로브 온도계, 10나노미터 칩용 에어 스페이서, 7nm 칩을 가져왔고 실리콘에 뒤지지 않기 위해 탄소 나노튜브도 가져왔습니다. IBM 직원과 많은 파트너가 작성한 이 문서와 프레젠테이션은 이번 주 샌프란시스코에서 열리는 컨퍼런스에 참가할 예정입니다.

IEDM은 무어의 법칙을 확장하고 새로운 아키텍처를 구축하며 이를 넘어서기 위해 새로운 재료를 사용하는 등 컴퓨팅의 재구상을 보여주는 컨퍼런스의 가장 좋은 사례로 4개의 IBM 논문을 소개합니다. 다음은 이 논문들과 그 연구의 이면에 있는 과학자들에 대해 자세히 살펴보겠습니다. 시리즈의 마지막 기사는 GlobalFoundries의 기술 직원인 Ruilong Xie와 Albany Nanotech Center의 IBM 팀 구성원이 작성한 "EUV 패터닝 및 이중 변형 고이동성 채널을 특징으로 하는 7nm FinFET 기술" 문서를 강조합니다. .

지난 7월, IBM과 제휴 파트너는 세계 최초의 7nm 노드 테스트 칩을 개발했다고 발표했습니다. 빛을 사용하여 다른 재료에 패턴을 에칭하는 기술인 극자외선(EUV) 리소그래피를 적용하고 트랜지스터의 채널 재료로 SiGe(실리콘 게르마늄)를 사용하여 돌파구를 마련했습니다.

실리콘에서 실리콘 게르마늄으로

팀의 IEDM 문서에 따르면 "SiGe 기반 FinFET 기술은 10nm 기술 기본 규칙(산업 표준)으로 성능 향상을 보여 실행 가능한 CMOS 기술 옵션에 대한 우아한 솔루션을 제공합니다. 이러한 우아한 솔루션 중 하나는 동일한 칩에서 저전력 및 고성능 장치를 모두 수용할 수 있다는 것입니다. 한 유형의 장치에서 다른 유형에 비해 성능이나 가변성을 잃지 않으면서 "7nm로의 재료 혁신에 설명된 대로 .

또한 SiGe는 전류가 트랜지스터의 채널을 통과하는 방식을 변경하여 칩 스케일링의 한계를 뛰어 넘습니다. 더 작은 실리콘 원자로 구성된 결정에 더 큰 게르마늄 원자를 추가하면 결정이 격자 불일치를 발생시켜 트랜지스터 채널에 변형을 생성한다는 것이 밝혀졌습니다. 이 변형으로 인해 더 낮은 전압에서 채널을 통해 더 많은 전류를 이동할 수 있습니다. 따라서 SiGe를 기생 저항 및 커패시턴스 감소의 혁신과 결합하여 채널 재료로 사용함으로써 팀은 전력과 성능 사이의 균형을 유지하면서 7nm 칩에 대한 로드맵을 작성할 수 있었습니다. , 10nm 칩보다 40% 더 우수합니다!

매우 작은 파장의 빛

13.5nm 파장에 불과한 사용되는 빛은 오늘날의 표준 193nm 파장 빛보다 훨씬 짧기 때문에 칩에 200억 개의 7nm 트랜지스터를 에칭할 수 있습니다. 그러나 팀이 칩에 그렇게 많은 스위치를 배치하려면 먼저 이러한 단파장을 사용하는 이면에 있는 기술을 일관되고 제어되며 반복 가능한 프로세스로 만들어야 합니다.

리소그래피를 사용하여 칩을 만들기 위해 모든 비디지털 사진 네거티브가 접촉 용지에 인쇄되는 것과 거의 동일한 방식으로 웨이퍼를 빛의 패턴에 노출시킵니다. 웨이퍼 위에 유지되고 빛은 마스크('음화')를 통과합니다. . 이 기술을 사용하여 인쇄할 수 있는 선과 와이어의 크기는 마스크의 선 크기뿐만 아니라 사용되는 빛의 파장도 반영합니다. 오늘날 193nm 광을 사용하여 필요한 패턴이 193nm 자체에서 제공할 수 있는 것보다 작은 경우 웨이퍼가 여러 번 노출될 수 있습니다.

따라서 일본의 목판화 인쇄와 마찬가지로 패턴 이후의 패턴은 웨이퍼 위에 레이어링되어 더 복잡하고 작은 칩을 얻습니다. 그러나 이 다중 패턴 기술은 성능 저하를 일으킵니다. 이는 스마트폰과 같이 양산되는 장치의 칩에는 그다지 중요한 문제가 아닐 수 있지만 슈퍼컴퓨터와 매우 높은 신뢰성을 요구하는 특수 시스템에는 상당한 장애물입니다. 그리고 기술적으로 이런 방식으로 7nm 칩을 만드는 것이 가능하지만, 이것이 IBM이 EUV 기술을 사용하여 7nm 칩을 만드는 방법을 모색하기로 결정한 큰 이유입니다.

왼쪽 상단: (a) 인장 변형된 실리콘 핀 및 (b) 공통 SRB의 압축적으로 변형된 SiGe 핀의 TEM 이미지와 함께 SSRW(Super-steep retrograde well)가 있는 SRB의 이중 응력 채널 재료에 대한 개략도. 오른쪽 상단: 48nm 접촉 폴리실리콘 피치 장치의 TEM 이미지는 ~10nm의 접촉 개구와 ~15nm의 Lmetal으로 최적화된 자체 정렬 접촉이 있습니다. 하단 중간: 그림과 그래프는 트렌치 에피택셜 프로세스가 기본 규칙과 동시에 임플란트 및 어닐링 최적화 후 접촉 저항 감소를 충족함을 보여줍니다.

13.5nm EUV를 사용하면 7nm 칩에 단일 패턴을 인쇄하는 데 하나의 고충실도 패턴만 필요합니다. EUV의 과제는 생산 준비를 위해 기술을 성숙시키는 방법입니다. 1964년에 구축된 IBM System 360이 개선, 확장 및 엔지니어링 노력을 통해 오늘날의 더 작고 빠른 기계로 이어진 것처럼 EUV도 비슷한 방식으로 성숙해야 합니다.

다음을 고려하십시오. 13.5nm 빛을 생성하기 위해 EUV 장치는 용융 주석 방울을 진공 상태로 방출한 다음(구형을 얻기 위해) 이산화탄소 레이저를 쳐서 평평하게 하고 특정 각도로 이동시킵니다. 계속 떨어지고 있는 주석을 다른 더 강력한 이산화탄소 레이저로 명중하고 증발시켜 13.5nm 광을 방출한 다음 특수 미러를 사용하여 캡처하고 웨이퍼에 초점을 맞춥니다.

이 13.5nm 빛을 사용하는 과정은 복잡하지만 팀의 작업은 EUV를 사용하여 7nm 칩을 만드는 것이 가능하고 고품질 결과를 제공한다는 것을 증명하고 있습니다. 이는 미래의 고성능 시스템을 위한 특수화된 고신뢰성 칩이 차세대 슈퍼컴퓨터 및 시스템의 요구를 충족하도록 제조될 수 있음을 의미합니다.

1부 읽기:핫스팟 매핑
2부 읽기:탄소 나노튜브가 있는 또 다른 종류의 칩
3부 읽기:10nm 칩용 에어 스페이서