IBM 에어 스페이서 혁신, 10nm 핀펫 칩 길 열다

이것은 IEDM 2016에서 발표된 IBM의 최첨단 논문 4부작 시리즈의 세 번째입니다.

국제 전자 소자 회의(IEDM)는 반도체 및 전자 소자 기술, 설계, 제조, 물리, 모델링 분야의 획기적 연구를 위한 세계 최고 포럼으로 널리 인정받습니다. 올해 샌프란시스코 컨퍼런스에서 IBM은 주사 프로브 온도계, 10nm 칩용 에어 스페이서 기술, 7nm 소자, 카본 나노튜브 혁신 등 무어의 법칙 연장과 새로운 아키텍처 탐구를 위한 4편의 논문을 발표했습니다.

네 편의 하이라이트 IBM 논문 중 세 번째는 "10nm 핀펫 CMOS 및 그 이상을 위한 에어 스페이서"에 초점을 맞춥니다. IBM 리서치 올버니 나노테크 센터의 수석 기술 직원 겸 마스터 인벤터 강구오 청 박사가 이끄는 팀이 단순한 공기 갭이 차세대 트랜지스터의 기생 커패시턴스를 극적으로 낮출 수 있음을 시연했습니다.

14nm 노드는 이미 양산 가능하지만, 10nm 전환에는 결정적 장애물이 있습니다: 기생 커패시턴스. 트랜지스터가 축소됨에 따라 컨택트 간 절연 갭이 비례적으로 작아져 원치 않는 전하가 축적됩니다. 트랜지스터가 스위칭할 때 이 저장된 전하가 방출되어 신호 전파 지연과 전력 소비 증가, 궁극적으로 열 증가와 신뢰성 저하를 초래합니다.

청 박사의 접근법은 이 전도성 갭을 거의 완벽한 절연체인 공기로 대체합니다. 핀 상단 위에 에어 스페이서를 삽입함으로써 트랜지스터 레벨 커패시턴스를 최대 25% 감소시키고 링 오실레이터 테스트 회로에서 15% 감소를 달성했습니다. 결과적으로 소자 레벨에서 25% 전력 절감과 시스템 전반 15% 개선을 실현했습니다.

왼쪽 상단: 10nm 치수에서 에어 스페이서(흰색 공간)가 있는 핀펫 트랜지스터 TEM 이미지. 오른쪽 상단: 공격적인 스페이서 풀다운 공정 후 손상; 구체적으로 핀과 소스/드레인 에피택시 침식. 하단 중앙: 부분 에어 스페이서 구조 개략도. 에어 스페이서는 게이트 스택 영향을 최소화하기 위해 핀 상단 위에만 형성됩니다. 유전체 라이너가 에어 스페이서 제작 중 게이트 스택을 보호합니다.

기생 커패시턴스를 완화함으로써 에어 스페이서는 더 효율적인 10nm 및 7nm 핀펫 칩을 가능하게 하며, 14nm 소자의 절전에도 기여할 전망입니다. IBM의 연구는 공기처럼 단순한 소재가 차세대 반도체 설계에서 중추적 역할을 할 수 있음을 보여줍니다.

1부: 핫스팟 매핑
2부: 카본 나노튜브라는 또 다른 종류의 칩