가장 간단한 예제로 시작하는 것이 가장 좋으며, "Hello World!"만큼 좋은 예제는 없습니다.
// 한 줄 주석은 "//"로 시작
// Verilog 코드는 항상 모듈 안에 작성되며, 각 모듈은 특정 기능을 가진 디지털 블록을 나타냄
module tb;
// initial 블록은 시뮬레이션을 위해 신호 넷과 변수를 초기화하는 데 주로 사용되는 구조
initial
// Verilog는 설계자가 회로의 문제를 디버깅할 수 있도록 신호 값을 화면에 표시하는 기능 지원
// 여기서는 단순히 "Hello World" 출력
$display ("Hello World !");
endmodulemodule 키워드로 정의된 tb 모듈은 입출력 포트가 없어 시뮬레이션의 최상위 모듈 역할을 합니다. initial 블록은 0시간 단위에서 첫 번째 문을 실행합니다. $display는 포맷된 문자열을 콘솔에 표시하는 Verilog 시스템 태스크로, 하드웨어로 합성될 수 없습니다. 주로 테스트벤치와 설계 디버깅을 돕는 데 사용됩니다. 이 경우 화면에 표시되는 텍스트 메시지는 "Hello World !"입니다.
ncsim> run Hello World ! ncsim: *W,RNQUIE: Simulation is complete.
verilog
파라미터는 모듈을 다른 사양으로 재사용할 수 있게 하는 Verilog 구조입니다. 예를 들어, 4비트 가산기는 비트 수 값을 받아들이도록 파라미터화할 수 있고, 모듈 인스턴스화 시 새로운 파라미터 값을 전달할 수 있습니다. 이렇게 N비트 가산기가 4비트, 8비트, 16비트 가산기가 될 수 있습니다. 이는 함수 호출 시 전달되는 함수 인자와 비슷합니다. parameter MSB = 7; // MSB는 값 7을 가진 파라미터 parameter REAL = 4.5; // REAL은 실수를 가짐 parameter FI
Verilog는 하드웨어 기술 언어이며, 설계자가 RTL 설계를 시뮬레이션하여 로직 게이트로 변환할 수 있어야 한다는 요구사항은 없습니다. 그렇다면 왜 시뮬레이션을 해야 할까요? 시뮬레이션은 설계에 서로 다른 시간에 다양한 입력 자극을 가하여 RTL 코드가 의도한 대로 동작하는지 확인하는 기법입니다. 본질적으로 시뮬레이션은 설계의 견고성을 검증하는 잘 정립된 기법입니다. 또한 제작된 칩이 실제 세계에서 어떻게 사용되고 다양한 입력에 어떻게 반응할지와 유사합니다. 예를 들어, 위 설계는 클럭과 신호 입력을 가진 양의 에지 검출