소스와 드레인 접점 사이의 거리가 2nm에 불과한 고성능 직사각형 게이트 U 채널 FET

초록

이 논문에서는 소스와 드레인 접점 사이의 극도의 통합 거리를 위한 새로운 고성능 직사각형 게이트 U 채널 FET(RGUC FET)를 제안합니다. RGUC FET는 소스/드레인(S/D) 접점 사이의 거리가 2 nm로 줄어들 때까지 거의 이상적인 하위 임계값 특성을 나타냅니다. 다른 리세스형 또는 U자형 채널 기반 FET와 달리 게이트 콘택은 리세스된 영역에 형성될 필요가 없고 U 채널의 양쪽에 있는 두 수직 부분 사이의 절연을 위한 스페이서 층에만 형성될 필요가 있습니다. 그것의 구조적 장점은 소스와 드레인 접점 사이의 극도의 집적 거리를 위해 집적도가 더 높은 집적 회로를 제조하는 데 적용할 수 있게 합니다. RGUC FET의 전기적 특성은 S/D 접점 사이의 수평 거리, S/D 영역의 확장 높이, 게이트 산화막의 두께 및 재료를 포함한 설계 매개변수의 영향을 연구하여 면밀히 조사했습니다. RGUC FET의 전기적 특성은 양자 시뮬레이션에 의해 검증됩니다. 다른 non-planner 채널 다중 게이트 FET와 비교하여 새로운 RGUC FET는 더 높은 집적도에 적합합니다.

소개

나노 규모의 집적회로(IC)에 사용되는 가장 유망한 소자 중 하나인 JL FET(Junctionless Field-Effect Transistor)는 기존의 접합 기반 금속 산화물 반도체(MOS) FET에 비해 뛰어난 전기적 특성을 나타냅니다. 제조의 단순성은 최근 몇 년 동안 깊이 연구되었습니다[1,2,3,4]. 게이트 전압을 증가시키면 채널의 축적 영역이 형성되어 온 전류가 더 커지지만[5], 다중 게이트(MG) FET의 도입으로 게이트 전압에서 소스-드레인 전류의 제어 가능성이 강화되어 결과적으로 장치의 훨씬 더 나은 하위 임계값 속성에. 무접합 다중 게이트(JL MG) FET도 수년간 광범위하게 연구되었습니다[6,7,8]. 수직 채널 게이트 만능 MOSFET은 거의 이상적인 I -V 반경이 수 나노미터에 불과한 성능으로 인해 수직 채널은 소스 및 드레인 접점을 동일한 레이어에서 제조할 수 없게 하여 IC 레이아웃을 플래너 기술과 호환되지 않게 만듭니다. 더욱이, 반도체 제조는 채널 길이를 10 nm 미만으로 축소해야 하므로 MG FET는 다시 단채널 효과에 직면하게 됩니다[9,10,11]. 단채널 효과를 극복하기 위해 최근 몇 년 동안 리세스된 채널 MOSFET이 화두가 되었습니다[12,13,14,15,16]. 리세스형 채널 MOSFET의 모델링 및 시뮬레이션 작업도 종합적으로 수행됩니다[17,18,19,20]. 오목한 채널 MOSFET은 소스 및 드레인 접점 아래에 플래너 수직 채널 부분과 수평 평면 채널 부분을 모두 가지고 있습니다. 수평 평면 채널만 있는 기존 MOSFET에 비해 실제로 유효 채널 길이를 연장했습니다. 소스와 드레인 접점 사이의 거리가 동일한 장치의 경우 평면 채널이 있는 기존 MOSFET에 비해 단채널 효과에 더 영향을 받을 수 있습니다. 그러나 실험 데이터에 따르면 리세스 채널이 있는 MOSFET의 임계값 이하 스윙은 유효 채널 길이가 100nm 미만인 이상적인 하위 임계값 스윙을 실현할 수 없습니다. 채널 길이는 길어도 MG FET만큼 게이트 제어성이 강화되지 않기 때문이다. 채널 길이 대신 적분 설명과 관련된 새로운 주요 기하학적 매개변수를 정의하는 것이 더 낫다는 점에 유의해야 합니다. 나노 스케일 소자 설계의 최종 목표는 제한된 주어진 칩 영역에서 최고의 성능을 구현하는 것이며 실제 소자 크기는 채널 폭과 관련이 있기 때문에 소스와 드레인 접점 사이의 거리가 더 현실적이고 효과적입니다. 소스와 드레인 접점 사이의 거리. MG FET와 리세스형 채널 MOSFET의 장점을 결합하기 위해 이전 작업에서 U자형 채널이 있는 안장형 게이트 FET[21,22,23]를 제안했습니다. 리세스된 채널의 채널 부분을 평면 단일 게이트 유형에서 3차원 삼중 게이트 유형으로 변경합니다. 그런 다음 수평 채널 부분뿐만 아니라 두 수직 채널 부분에 모두 형성된 이 3D 트리플 게이트 기능을 업그레이드합니다. 이 장치는 H 게이트 U 채널 FET로 명명되었으며 오목한 채널도 이에 따라 3차원 U자형 튜브 채널로 업그레이드됩니다[24]. 위에서 언급한 바와 같이 나노 스케일 소자 설계의 최종 목표는 최적화를 통해 제한된 주어진 칩 영역에서 최고의 성능을 구현하는 것이다. 최적화된 고성능 소자를 구현하기 위해서는 게이트 구조와 해당 채널 구조를 모두 잘 고려하여 설계해야 합니다. 또한 제조 복잡성을 잘 고려해야 합니다. 리세스된 채널 소자, 앞서 제안한 새들 FET 및 HGUC FET와 같은 위에서 언급한 소자는 공통 접지를 가지며, 작은 함몰 영역에 게이트 산화물/게이트/게이트 산화물의 샌드위치 구조가 잘 형성되어야 한다. 이 구조적 특징은 통합의 추가 촉진을 제한합니다. 통합을 촉진하는 좋은 방법은 오목한 영역의 구조적 특징을 단순화하고 U 자형 채널의 수직 채널 부분과 수평 채널 부분에 대한 게이트 제어 기능을 동시에 유지하는 것 같습니다. 이러한 장치의 특징과 기능을 실현하기 위해 본 논문에서는 소스와 드레인 접점 사이의 극도의 통합 거리를 위한 새로운 직사각형 게이트 U 채널 FET(RGUC FET)를 제안했습니다. 소스와 드레인 접점 사이의 거리를 늘리지 않고 효과 채널 길이를 연장할 수 있는 U자형 채널이 있습니다. 다른 U자형 채널 FET와 비교하여 RGUC FET는 U자형 채널의 오목한 영역에서 내부 구조가 더 단순합니다. 그 후, 오목한 영역의 내부 부분에서 더 간단한 제조와 소스와 드레인 접점 사이의 더 작은 거리(더 높은 집적도)를 실현할 수 있습니다. 제안된 구조는 더 나은 게이트 제어 가능성과 더 높은 I _켜기 /나 _꺼짐 비율. 소스 접점과 드레인 접점 사이의 거리는 2 nm 미만으로 축소할 수 있습니다. 전체 전기적 특성은 양자 시뮬레이션으로 분석됩니다.

방법

그림 1a는 RGUC FET의 3D 개략도이고, 그림 1b~d는 그림 1a에 표시된 평면 A, B, C, D를 통해 절단된 장치의 프로필입니다. 와 는 실리콘의 몸체 너비, t _b 실리콘의 본체 두께, h _안에 는 오목한 영역에서 스페이서의 내부 높이, h _예 확장 소스/드레인 영역의 높이, t _소 는 실리콘 본체 주변의 게이트 산화물의 두께이며, t _sp 소스 접촉과 드레인 접촉 사이의 거리와 동일한 U자형 채널의 오목한 영역에 증착된 절연체 층의 스페이서 두께입니다.

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아 RGUC FET의 3D 개략도. ㄴ a 평면 A를 통해 절단된 기기의 프로필 . ㄷ a의 평면 B를 통해 절단된 기기의 프로필 . d a 평면 C를 통해 절단된 장치의 프로필

실리콘 본체 두께가 6 nm 미만이므로 이 논문에서는 보다 정확한 시뮬레이션 결과를 얻기 위해 기존 시뮬레이션 대신 양자 시뮬레이션을 도입했습니다. 모든 시뮬레이션은 농도 의존적 이동성 모델, 농도 의존적 Shockley-Read-Hall 모델, Auger 재조합 모델, 밴드갭 축소 모델, 표준 밴드 대 밴드 터널링 모델을 사용하여 SILVACO Atlas 3D 장치 시뮬레이션의 TCAD를 사용하여 수행됩니다. Bohm 양자 전위 모델[25]. 시뮬레이션 매개변수는 표 1에 나열되어 있습니다. 두 개의 수직 본체 부분은 실제로 4면이 있는 정육면체이며, 상단 표면은 소스 또는 드레인 영역으로 덮여 있고 하단 표면은 모두 수평 본체 부분에 연결되어 있습니다. 수직 몸체 부분의 외부 삼중 측면은 게이트 산화물 및 직사각형 게이트 접촉으로 둘러싸여 있고 다른 내부 측면은 오목한 영역의 내부 스페이서에 연결됩니다. 수평 몸체의 4면은 모두 게이트 산화물과 직사각형 게이트 접점으로 둘러싸여 있습니다. 직사각형 게이트는 위에서 언급한 구조적 특징으로 인해 수평 몸체와 두 개의 수직 부분 모두에 강력한 전계 효과 제어 능력이 있다고 추측할 수 있습니다. 그리고 내부 스페이서는 실제로 실리콘에서 소스와 드레인 접점 사이의 최단 경로 거리를 연장하여 평면 채널 기능을 가진 다중 게이트 장치에서 피할 수 없는 단채널 효과를 제거할 수 있습니다. 다른 3차원 채널 장치[21,22,23,24]와 비교하여 제안된 구조는 함몰 영역에 게이트 형성이 필요하지 않으므로 함몰 영역 내부 구조의 복잡성을 크게 줄입니다.

결과 및 토론

BQP(Bohm 양자 전위) 모델은 양자 역학의 Bohm 해석에서 파생된 보조 방정식을 사용하여 위치 종속 위치 에너지 항을 계산합니다. 이 모델은 순수 물리학에서 파생되었으며 모델이 다양한 재료뿐만 아니라 다양한 종류의 장치의 양자 거동을 근사화할 수 있도록 합니다. I를 포함한 장치 성능에 대한 양자 구속의 영향 -V 특성은 좋은 근사값으로 계산됩니다. 이전 연구에 따르면 0.5 nm보다 큰 산화물 두께의 경우 게이트 누설 전류가 무시할 수 있습니다[7, 26].

그림 2a는 드레인-소스 전류 게이트-소스 전압(I _DS -V _GS ) 다른 h를 갖는 RGUC FET의 특성 _안에 s는 대수 및 선형 척도 모두에서. 그림 2b는 하위 임계값 스윙(SS)과 I의 비교를 보여줍니다. _켜기 /나 _꺼짐 다른 h를 갖는 RGUC FET의 비율 _안에 에스. h의 증가와 함께 _안에 , 소스에서 드레인까지 전체 채널의 수직 경로가 지속적으로 증가한 다음 최단 유효 채널 길이가 점차 증가하고 단채널 효과가 점차 약화되어 최종적으로 제거됩니다. SS는 h 동안 65 mV/dec의 거의 이상적인 값을 실현할 수 있습니다. _안에 10 nm에 도달합니다. 나 _켜기 /나 _꺼짐 비율도 h에 대해 약 35배 증가합니다. _안에 지속적으로 감소하는 SS로 인해 2에서 10 nm로 증가합니다. 연장된 h _안에 소스에서 드레인까지의 최단 경로의 거리를 6에서 22 nm로 증가시킵니다. 이는 2 h와 같습니다. _안에 + 그 _sp 는 제안된 구조의 유효 채널 길이와 동일합니다. 그림 2c 및 d는 2nm 및 10nm h가 있는 기기의 오프 상태에서 실리콘 본체의 2차원 전자 농도 분포를 보여줍니다. _안에 , 각각. 2 nm의 경우 수평 몸체 영역의 최고 전자 농도는 약 10¹² 입니다. cm⁻³ 소스/드레인 접촉과 수평 몸체 영역 사이의 거리는 매우 짧습니다. 그 후, 소스/드레인 바이어스는 수평 바디 영역의 전자 분포에 심각한 영향을 미칩니다. 해결책은 소스/드레인을 수평 몸체 영역에서 멀리 유지하는 수직 채널을 연장하는 것입니다. 10 nm의 경우 그림 2d에서 수평 몸체 영역에서 가장 높은 전자 농도가 10⁹ 으로 감소한 것을 볼 수 있습니다. cm⁻³ , 그리고 훨씬 더 낮은 수준의 누설 전류를 가져오는 오프 상태에 대해 더 이상적인 완전 공핍 영역을 만듭니다.

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아 나의 비교 _DS -V _GS 다른 h를 갖는 RGUC FET의 특성 _안에 s는 대수 및 선형 척도 모두에서. ㄴ 역치 이하 스윙(SS)과 I의 비교 _켜기 /나 _꺼짐 다른 h를 갖는 RGUC FET의 비율 _안에 에스. ㄷ 2nm h 소자에 대한 오프 상태의 실리콘 바디 내 2차원 전자 농도 분포 _안에 . d 10 nm h 소자에 대한 오프 상태의 실리콘 바디 내 2차원 전자 농도 분포 _안에

그림 3a는 I _DS -V _GS t가 다른 RGUC FET의 특성 _sp s는 대수 및 선형 척도 모두에서. 그림 3b는 하위 임계값 스윙(SS)과 I의 비교를 보여줍니다. _켜기 /나 _꺼짐 다른 t를 갖는 RGUC FET의 비율 _sp 에스. t의 감소와 함께 _sp , 소스와 드레인 접점 사이의 거리도 지속적으로 감소합니다. 누설 전류는 주로 대역 간 터널링 전류에 의해 유도됩니다. 터널링 확률은 특정 지점의 전계 강도와 동일할 수 있는 밴드 벤딩에 비례합니다. 총 터널링 전류는 신체 영역의 각 지점에서 발생하는 터널링 전류의 합입니다.

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아 나의 비교 _DS -V _GS t가 다른 RGUC FET의 특성 _sp s는 대수 및 선형 척도 모두에서. ㄴ 역치 이하 스윙(SS)과 I의 비교 _켜기 /I_꺼짐 다른 t를 갖는 RGUC FET의 비율 _sp 에스. ㄷ 2 nm t 소자에 대한 오프 상태의 실리콘 본체에서 2차원 전기장 분포 _sp . d 0.5 nm t를 갖는 소자에 대한 오프 상태의 실리콘 본체의 2차원 전기장 분포 _sp . 이 0.5 nm t 소자에 대한 오프 상태의 실리콘 바디 내 2차원 전자 농도 분포 _sp

그림 3c 및 그림 2d는 2 nm 및 0.5 nm t 장치에 대해 꺼진 상태에서 실리콘 본체의 2차원 전기장 분포를 보여줍니다. _sp , 각각. 더 큰 스페이서 두께 또는 더 작은 드레인-소스 전압(V _DS ) 바이어스, 리세스 영역의 스페이서 사이 인터페이스의 전계 강도는 많은 양의 누설 전류를 생성할 만큼 충분히 강하지 않습니다. 가장 강한 전계 강도는 V에 의해 결정되는 게이트 산화물과 수직 몸체부의 경계면 근처에 나타납니다. _GD . 그러나 소스-드레인 거리가 1 nm 미만(게이트 산화물 두께보다 작음)으로 감소하면 리세스 영역의 스페이서와 두 개의 수직 본체 부분 사이의 계면 근처에서 가장 강한 전계 강도가 나타납니다. t 때 _sp 더 큰 V의 경우 1 nm 미만입니다. _DS (예:0.5 V), 누설 전류는 게이트 바이어스와 거의 독립적이며 주로 V _DS . SS는 t와 거의 독립적입니다. _sp h 동안 거의 이상적인 값인 65 mV/dec를 유지합니다. _안에 =10 nm의 경우 t까지 _sp 2 nm 미만입니다. 나 _켜기 /나 _꺼짐 비율은 10⁸ 을 유지합니다. t까지 _sp =2 nm이고 t에 대해 심각하게 저하됨 _sp 강한 전기장에 의해 유도된 누설 전류 증가로 인한 2 nm 미만은 함몰된 영역의 스페이서와 두 개의 수직 몸체 부분 사이의 계면 근처에 나타납니다. 바디 영역에서 실리콘 바디의 전계 강도는 0.5 nm t에 대해 종합적으로 향상됩니다. _sp 사례. 그림 3e는 0.5 nm t 소자에 대한 오프 상태의 실리콘 본체에서 2차원 전자 농도 분포를 보여줍니다. _sp . 그림 2d와 비교하면 수평 몸체 영역의 전자 농도가 10⁹ 에서 확대된 것을 명확하게 알 수 있습니다. ~ 10¹⁰ cm⁻³ . 또한, 0.5 nm 스페이서 두께의 치수는 단일 분자 층에 매우 가깝기 때문에 스페이서 층의 절연 특성이 어느 정도 손상될 수 있습니다. 위에서 언급한 이유로 인해 t _sp 고집적 및 저누설 저전력 소비 설계를 위해 2 nm를 권장합니다.

그림 4는 I를 보여줍니다. _DS -V _DS 서로 다른 환경에서 최적화된 구조로 제안된 RGUC FET의

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나 _DS -V _DS 최적화된 장치 매개변수가 있는 제안된 RGUC FET의 특성

V _GS 값, SS는 약 63 mV/dec이고, I ON/나 끄기는 10⁹ 입니다. ~ 10¹⁰ . 포화 전류는 V로 증가합니다. _GS 증가합니다.

결론

이 논문에서는 낮은 하위 임계값 스윙과 높은 I _켜기 /나 _꺼짐 비율. 소스/드레인(S/D) 접점 사이의 거리를 2 nm로 줄일 수 있으며 SS, 역 누설 전류 및 I와 같은 거의 이상적인 특성 _켜기 /나 _꺼짐 비율. 더 정확한 결과를 보장하기 위해 모든 전기적 특성은 양자 모델로 시뮬레이션됩니다.

약어

BQP:: 봄 양자 포텐셜
FET:: 전계 효과 트랜지스터
h _예 :: S/D 영역 사이의 스페이서 확장 높이
h _안에 :: 오목한 영역의 스페이서 내부 높이
나 _꺼짐 :: 현재 꺼짐
나 _켜기 :: 현재
JL:: 무접점
MOS:: 금속 산화물 반도체
N _D :: 도핑 농도
RGUC:: 직사각형 게이트 U 채널
S/D:: 소스/드레인
SS:: 하위 임계값 스윙
t _ㄴ :: 수평 몸체 두께
t _bv :: 세로 몸체 두께
t _게이트 :: 게이트의 수직 길이
t _소 :: 게이트 산화막 두께
t _sp :: S/D 영역 사이의 스페이서 두께
V _DS :: 드레인 소스 전압
V _GS :: 게이트 소스 전압
여:: 몸 너비

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