저저항 Au 옴 접점이 있는 다층 SnSe 나노플레이크 전계 효과 트랜지스터

결과 및 토론

원뿔 모양의 SnSe 결정(직경, 30mm, 길이, 70mm)이 얻어졌으며 그림 1d-e에 나와 있습니다. 얻어진 결정은 석영 앰플에서 결정을 추출하는 과정에서 크랙이 발생하여 두 조각으로 나뉘었다(Fig. 1d). 성장한 SnSe 결정의 품질은 Cu Kα가 포함된 분말 X선 회절계(XRD, New D8-Advance, Bruker-AXS, Germany)를 사용하여 확인했습니다. (λ =1.5406 Å). 그림 2a는 사방정계 SnSe에 대한 전력 회절 파일(PDF) 48–1224의 XRD 패턴과 결정학적 a에 대한 패턴을 보여줍니다. SnSe 결정의 쪼개진 평면(100)에 수직인 축. 그림 2a에서 볼 수 있듯이 단결정 SnSe의 XRD 패턴은 공간군 Pnma를 갖는 단상 사방정계 결정을 강력하게 시사합니다. [31], (h00) 반사로 강한 선호 방향을 나타내며 이전 보고서 [32]와 잘 일치합니다. 또한, 2θ =에서 (400) 및 (800) 피크가 지배적이었습니다. 그림 2a [33]에서와 같이 각각 31.081° 및 64.818°입니다. 그림 2b에서 볼 수 있듯이 에너지 분산 X선 분광법(EDX)은 Sn:Se 원자 비율이 1:1임을 나타내어 Sn과 Se의 화학량론적 비율을 확인했습니다(그림 2b 삽입). 그림 2b의 삽입은 또한 90nm의 장치 두께를 가진 SnSe 나노플레이크 FET의 주사 전자 현미경(SEM) 이미지와 EDX 매핑을 보여줍니다. 이 결과는 이전 보고서[24, 33]와 잘 일치합니다. 또한 기존의 4점 프로브 방법을 사용하여 30~300K 범위의 온도에서 단결정 SnSe(그림 2b 삽입)의 전기 전도도를 측정했습니다. 그림 2c는 세 가지 다른 결정학적 방향에 따른 SnSe 단결정의 온도 의존적 ​​전기 전도도를 보여주며, 이는 서로 다른 축 방향을 따라 SnSe의 서로 다른 정공 이동도로 인해 유사한 온도 의존적 ​​거동과 이방성 거동을 나타냅니다. 그림 2c와 같이 b 방향의 전기 전도도는 - 및 c -300K에서 축은 ~6.00S cm ⁻¹ 로 결정되었습니다. , 이는 a보다 ~2.2배 더 큽니다. -축(~2.7 S cm ⁻¹ ). 이 결과는 단결정 SnSe [24]에 대한 이전 결과와 잘 일치합니다. 그림 2c에서 단결정 SnSe의 온도 의존적 ​​전기 전도도는 반도체 범위(30–100K)와 금속 범위(>100–300K)에 대해 표시됩니다. 100K 이상에서 성장한 SnSe 결정은 이전 관찰과 일치하는 금속 수송 거동을 나타냈습니다[24].

아 명확한 (h00) 회절을 보여주는 SnSe 단결정의 XRD 패턴. ㄴ SnSe 단결정의 EDX 스펙트럼. 삽입 Sn과 Se의 원자비에 대한 자세한 정보를 보여줍니다. 삽입 장치 두께가 90nm인 SnSe 나노플레이크 FET의 SEM 이미지 및 EDX 매핑을 보여줍니다. ㄷ 4점 프로브 방법을 사용하여 측정한 30~300K 범위의 온도에 대한 SnSe 단결정의 온도 종속 전기 전도도

SnSe FET 소자는 다음과 같이 제작되었다. 먼저 SnSe 나노플레이크를 300nm 두께의 SiO₂ 위에 기계적으로 박리했습니다. /p ⁺⁺ 잘 알려진 스카치 테이프 방법을 사용하여 (100) 평면에서 쉽게 절단되는 단일 SnSe 결정의 Si 기판(그림 1e) [26, 27, 34]. 준비된 개별 SnSe 나노플레이크 FET의 전기 전송 측정은 백 게이트 FET 구성에서 실온에서 수행되었습니다. 그림 3a는 대면적 백 게이트가 있는 SnSe 나노플레이크 기반 FET 장치를 개략적으로 보여줍니다. 이 연구에서 2개의 SnSe 나노플레이크(70nm 및 90nm 두께의 SnSe 나노플레이크)가 SiO₂ 위에 준비되었습니다. /Si 기판. SnSe FET는 표준 전자빔 리소그래피 방법을 사용하여 제작된 후 두 가지 유형의 금속화, 즉 Au(두께, 100nm) 및 Ti/Au(두께, 10/100nm)가 SnSe 나노플레이크의 옴 접촉으로 간주되었습니다. 금속화 공정 전에 나노플레이크 표면의 폴리머 및 산화물 잔류물을 제거하기 위해 완충 산화물 에칭(BOE)을 수행했습니다. 그림 3b는 장치 두께가 90nm인 SnSe 나노플레이크 FET의 광학 이미지를 보여줍니다. SnSe 나노 플레이크의 두께는 실온에서 원자력 현미경(AFM)을 사용하여 측정되었습니다(그림 3c-d). 그림 3b와 그림 2b의 삽입도에서 볼 수 있듯이 제작된 90nm 두께의 SnSe FET는 채널 길이(L ) 5μm 및 너비(W ) 4.71μm, 70nm 두께 SnSe FET L 5μm 및 W 6μm였습니다. 모든 전류-전압(I -V ) 특성은 상온에서 전기적으로 차폐된 프로브 스테이션에서 반도체 매개변수 분석기(HP 4155C, Agilent Technologies, USA)를 사용하여 측정되었습니다. 그림 4a는 드레인 전류(I _d ) 게이트 전압의 함수(V _g ), 90nm 두께 SnSe 나노플레이크의 경우 소스-드레인 전압(V _ds ) -30, 0, 30V의 실온에서 이는 이전에 보고된 바와 같이 주로 Sn 공석에 기인하는 명확한 p형 반도체 거동을 나타냅니다[15, 16, 22, 24, 35,36,37 ,38,39]. 그림 4a의 결과는 높은 일함수를 가진 금속성 AU가 SnSe 나노플레이크에서 약한 옴 접촉을 형성할 것으로 예상된다는 것을 의미하며, 이는 SnSe 나노플레이크의 전도대에 대한 쇼트키 장벽이 더 낮음을 나타냅니다. 다른 금속의 일함수에 대한 더 자세한 논의는 나중에 제공될 것입니다. 그림 4b는 I를 보여줍니다. _d 대 V _ds 다른 V _g , −40–40V 범위, 10V 단계로. 그림 4b에서 정공 이동도(μ _p )는 ~2.7cm ² 로 결정됩니다. /V, μ에서 가져옴 p =t _m [엘 ⁄ (화장실 _소 V ds)], 여기서 t _m 트랜스 컨덕턴스(=dI _d /dV _g =2.89 × 10 ^{− 8} A /V ), L 길이(~5.1μm), W 너비(~4.75μm), V _ds SnSe FET의 드레인-소스 전압(~1 V), C _소 (=ε _r ε ₀ /d =11.5nF/cm ² ) ε _r (유전율) 3.9 및 d (산화층의 두께) 300nm는 후면 게이트 SnSe 나노플레이크 FET의 단위 면적당 커패시턴스입니다. 기계적으로 박리된 SnSe 나노플레이크 FET의 평가된 정공 이동도는 에피택셜 SnSe 박막(~60cm ² /V s) Se가 풍부한 타겟을 사용하여 MgO 기판에 펄스 레이저 증착으로 준비했습니다[40]. 그러나 여기서 얻은 값은 단결정 SnSe 나노플레이트(~1.5cm ² /V s) [33]. 이러한 상대적으로 낮은 정공 이동성은 SnSe 표면의 Sn 공석으로 인한 강한 포논 산란과 Au 금속-SnSe 나노플레이크 계면의 상대적으로 높은 쇼트키 장벽 때문일 수 있습니다.> <그림>

아 SiO₂에서 기계적으로 박리된 SnSe 나노플레이크 FET의 개략도 /p ⁺⁺ Si 기판. ㄴ 전기 전송 측정에 사용된 제조된 SnSe 나노플레이크 FET의 광학 이미지. ㄷ SiO₂에 있는 SnSe 나노플레이크의 AFM 이미지 /Si 기판. d FET 장치의 두께 추정 및 제작을 위한 SnSe 나노플레이크의 AFM 높이 프로파일

아 드레인 전류(I _d ) 인가된 소스-드레인 전압의 함수(V _ds ), 게이트 전압(V) _g ) -30, 0, 30V의 90nm 두께 SnSe 나노플레이크 FET의 경우 실온에서 ㄴ 나 _d 대 V _ds V를 위해 _g 90nm 두께의 SnSe 나노플레이크 FET의 경우 10V 단위로 -40~40V 범위입니다. 삽입 나를 보여줍니다 _d 대 V _g V를 위해 _ds 실온에서 측정한 0.8 및 1.0V의 ㄷ 나 _d 대 V _ds V 편향 없이 _g (=0) SnSe 나노플레이크 FET의 Au 및 Ti 접촉. 삽입 SnSe 나노 플레이크의 AFM 스캔 이미지를 보여줍니다. d p형 SnSe 반도체에서 Au와 Ti 두 금속의 에너지 밴드 다이어그램 도식

또한, 우리는 I의 공핍 영역에서 컨덕턴스의 약한 게이트 튜닝을 관찰했습니다. _d 대 V _ds 곡선(그림 4c) 및 낮은 전류 온/오프 비율(V에서 ~2 _ds Au 금속 접점이 있는 p-SnSe 나노플레이크 FET에서 1V, 그림 4c의 삽입. SnS FET(두께, ~50-80nm)[43], ~15.8nm 두께의 SnSe 나노플레이트[33], ~80 -nm 두께의 MoS₂ [44] 및 ~84nm 두께의 SnSe₂ [26]. 이러한 거동은 차폐 길이보다 두꺼운 두께를 가진 FET 장치에 표면 전도성 표면층이 존재하기 때문에 유한 캐리어 차폐 길이 효과로 설명될 수 있습니다. \( \left(\sqrt{\varepsilon {K}_B T}{e }^2 p\right) \), 여기서 ε , 케이 _나 , 및 p 는 각각 반도체의 유전 상수, 볼츠만 상수, 정공 캐리어 밀도 [43]입니다.

금속 접촉은 2D FET 장치의 특성을 결정하는 중요한 요소입니다[45]. SnSe에 대한 금속의 일함수의 영향을 결정하기 위해 우리는 SnSe 나노플레이크의 금속 접점으로 Au(일함수, ~5.1eV)와 Ti(일함수, ~4.3eV)를 고려했습니다. 그림 4c는 일반적인 I를 보여줍니다. _d 대 V _ds 게이트 변조 없는 곡선(V _g =0) Au 및 Ti 접점이 있는 SnSe 나노플레이크 FET의 경우 Au(~0.56MΩ)에 비해 Ti(~15.4MΩ)의 전체 저항이 더 높음을 나타냅니다. 따라서 금속-SnSe 계면의 쇼트키 장벽은 Ti의 경우 더 높습니다(그림 4c). 이 동작은 Ti 접점이 있는 모든 SnSe FET에서 항상 관찰됩니다. 그림 4d와 같이 금속의 일함수가 감소함에 따라 홀에 대한 쇼트키 장벽의 높이는 증가한다. 따라서 일함수가 큰 Pd, Au 및 Pt와 같은 금속은 p-SnSe 나노플레이크 FET의 옴 접촉으로 적합할 수 있습니다. 이러한 금속의 경우 정공 주입을 위한 쇼트키 장벽의 높이가 더 낮기 때문입니다. SnSe 나노플레이크에서 금속 접촉으로의 적합성을 결정하기 위해 추가 금속에 대한 접촉 저항을 측정해야 합니다. 이 문제는 현재 전송 길이 방법을 사용하여 해결되고 있습니다.