저저항 금 옴접촉을 이용한 고성능 SnSe 나노플레이크 전계효과 트랜지스터

초록

이중 밀봉 석영 앰풀에서 변형 브리지먼 법으로 920℃에서 성장시킨 p형 주석 단셀레나이드(SnSe) 단결정을 보고한다. XRD와 EDX 분석으로 단결정 SnSe임이 확인됐다. 벌크 단결정에서 박리한 다층 SnSe 나노플레이크를 SiO₂/Si 기판 위의 백게이트 FET 구조로 전기적 수송 특성을 측정했으며, Au 및 Ti 접촉을 사용했다. 다층 SnSe 나노플레이크는 표면의 주석 공공에 의해 p형 반도체 특성을 보였고, 70-90nm 두께 소자에서 강한 캐리어 스크리닝 효과가 관측됐다. 또한 Au와 Ti/Au 두 가지 금속 접촉이 소자 특성에 미치는 영향을 비교 분석했다.

배경

전이금속 칼코게나이드는 다양한 광대역을 가져 적외선 광전자소자, 방사선 검출기, 태양전지, 메모리, 홀로그래픽 기록 등에 유망하다. 주석 셀레나이드(SnSe, SnSe₂)는 높은 흡수 계수로 광전자 응용에 유리하며 열전 소재로도 주목받는다. SnSe는 간접전이 0.9eV, 직접전이 1.2eV 밴드갭을 가진 p형 반도체인 반면 SnSe₂는 n형이다. SnSe는 상온에서 정방정계 구조(a=11.496Å, b=4.151Å, c=4.444Å)를 가지며 고온에서 사방정계로 전이한다.

최근 Sn 기반 이원/이칼코게나이드 전기 소자, 특히 대면적 백게이트 FET가 활발히 연구되고 있다. SnSe₂ 기반 FET에서 고이동도, 높은 온/오프비 등이 보고됐으나, 단결정에서 박리한 SnSe 나노플레이크 FET의 전기적 특성 평가는 처음이다. 단결정 SnSe는 ~7835cm²/Vs의 높은 홀 이동도를 보일 것으로 예상되므로, 박리 SnSe 나노플레이크의 수송 특성 규명이 중요하다.

본 연구에서는 변형 브리지먼 법으로 성장시킨 단결정 SnSe를 특성화하고, 기계적 박리로 얻은 다층 SnSe 나노플레이크 FET의 전기 수송을 백게이트 구조에서 처음으로 특성화했다. 또한 접촉 금속의 일함수가 금속-SnSe 계면의 쇼트키 장벽을 결정하므로 Au(일함수 ~5.1eV)와 Ti(~4.3eV) 두 접촉의 영향을 비교했다.

실험 방법

SnSe는 상온에서 층상 정방정계 구조를 가진다(그림 1a-c). (100) 면을 따라 쉽게 쪼개진다(그림 1b). 단결정 성장: Sn(99.999%)과 Se(99.999%)을 이중 밀봉 석영 앰풀에서 녹여 잉곳(~20g) 제조 후 분말화해 원추형 석영관에 충전, 진공 밀봉. 이 관을 Ar 가스 충전된 큰 석영관에 넣고 이중 밀봉. 수직 관로에서 온도 기울기가 가장 큰 위치에 놓고 970℃까지 20시간 승온, 10시간 유지, 0.5℃/h로 830℃까지 냉각, 24시간 유지, 100℃/h로 500℃까지 냉각 후 소등. 원추형 SnSe 단결정(직경 30mm, 길이 70mm) 획득(그림 1d-e).

SnSe FET 제작: 단결정에서 스카치 테이프법으로 기계적 박리해 300nm SiO₂/p⁺⁺ Si 기판에 나노플레이크 전개. 두께 70nm, 90nm 두 시료 준비. 표준 전자빔 리소그래피 후 Au(100nm) 또는 Ti/Au(10/100nm) 금속화로 옴접촉 형성. 금속화 전 BOE 에칭으로 표면 잔여물 제거. 채널 길이 L=5µm, 폭 W=4.71µm(90nm) 및 6µm(70nm). HP 4155C 반도체 파라미터 분석기로 실온에서 I-V 특성 측정.

결과 및 토의

XRD에서 (h00) 회절만 강하게 나타나 단일상 정방정계(Pnma) 단결정임이 확인됐다(그림 2a). EDX에서 Sn:Se 원자비 1:1로 화학량론적 비율 확인(그림 2b). 단결정 SnSe의 전기전도도를 30-300K에서 4탐침법으로 측정: b, c축 방향이 a축보다 ~2.2배 높고(300K에서 ~6.00 vs ~2.7 S/cm), 100K 이상에서 금속적 거동, 이하에서 반도체 거동 나타남(그림 2c). 기존 보고와 일치.

90nm SnSe 나노플레이크 FET의 전달 특성(그림 4a): Vds=-30, 0, 30V에서 Id-Vg 곡선이 명확한 p형 거동 보임. 이는 표면 Sn 공공에 기인한다. Au의 높은 일함수로 약한 옴접촉(쇼트키 장벽 낮음) 형성 예상됨. 출력 특성(그림 4b)에서 홀 이동도 μp ≈ 2.7cm²/Vs 계산됨(초전도 gm=2.89×10⁻⁸A/V, L=5.1µm, W=4.75µm, Vds=1V, Cox=11.5nF/cm²). 이는 에피택셜 SnSe 박막(~60cm²/Vs)보다 낮으나 단결정 SnSe 나노플레이트(~1.5cm²/Vs)보다 ~1.8배 높다. 낮은 이동도는 표면 Sn 공공에 의한 강한 포논 산란과 Au-SnSe 계면의 비교적 높은 쇼트키 장벽 탓으로 분석된다.

Id-Vds 곡선에서 디플리션 영역의 약한 게이트 튜닝과 낮은 온/오프비(~2 at Vds=1V) 관측(그림 4c 인셋). 이는 2D 반도체에서 두께가 스크리닝 길이(√(εKBT/e²p)) 초과 시 나타나는 유한 캐리어 스크리닝 효과로 설명된다. SnS, SnSe 나노플레이트, MoS₂, SnSe₂ 등 유사 두께 소자에서도 동일 현상 보고됨.

금속 접촉의 일함수 효과 비교(그림 4c, d): Au 접촉 저항 ~0.56MΩ, Ti 접촉 ~15.4MΩ으로 Ti에서 훨씬 높음. 쇼트키 장벽 높이는 금속 일함수가 낮을수록 커지므로(그림 4d), Pd, Au, Pt 등 큰 일함수 금속이 p-SnSe에 적합한 옴접촉 재료다. 추가 금속에 대한 접촉 저항 측정(전송 길이 법)은 진행 중이다.

결론

다층 SnSe 나노플레이크를 성장·박리·특성화해 SiO₂/Si 기판 백게이트 FET 채널로 활용했다. Au 금속 접촉을 사용한 다층 SnSe 나노플레이크 FET는 p형 반도체 특성을 보이며, 박리 SnSe 나노플레이크에서 비교적 낮은 쇼트키 장벽과 접촉 저항을 가짐을 확인했다. 본 연구는 기계적 박리 SnSe 나노플레이크 기반 FET를 최초로 보고한 것으로, 2D 전기 소자 및 열전 에너지 하베스팅 등 미래 응용에 매우 유망하다.