2nm 소스-드레인 FET: 고성능 직사각형 게이트 U-채널 설계

요약

소스와 드레인 접점 간 극한 통합 거리를 위한 신규 고성능 직사각형 게이트 U-채널 FET(RGUC FET)를 제안합니다. RGUC FET는 소스/드레인(S/D) 접점 간 거리가 2nm로 줄어들 때까지 거의 이상적인 서브임계 특성을 나타냅니다. 다른 리세스드 또는 U자형 채널 기반 FET와 달리, 게이트 접점은 리세스드 영역이 아닌 U-채널 양쪽의 두 수직 부분 간 절연을 위한 스페이서 층에만 형성하면 됩니다. 이러한 구조적 이점으로 소스-드레인 접점 간 극한 통합 거리로 더 높은 집적도의 집적회로 제조에 적용 가능합니다. RGUC FET의 전기적 특성은 S/D 접점 간 수평 거리, S/D 영역 확장 높이, 게이트 산화막 두께 및 재료 등 설계 파라미터 영향을 연구하여 면밀히 조사했습니다. RGUC FET의 전기적 특성은 양자 시뮬레이션으로 검증되었습니다. 다른 비평면 채널 멀티게이트 FET와 비교하여, 신규 RGUC FET가 더 높은 집적도에 적합합니다.

서론

나노스케일 집적회로(IC)에 가장 유망한 소자 중 하나인 접합리스 전계효과 트랜지스터(JL FET)는 기존 접합 기반 금속산화막반도체(MOS) FET 대비 뛰어난 전기적 특성과 제조 단순성으로 최근 심도 있게 연구되었습니다. 게이트 전압 증가로 채널에 축적 영역이 형성되어 온 전류가 증가하며, 멀티게이트(MG) FET 도입으로 게이트 전압의 소스-드레인 전류 제어력이 강화되어 소자의 서브임계 특성이 크게 개선되었습니다. 접합리스 멀티게이트(JL MG) FET도 수년간 널리 연구되었습니다. 수직 채널 게이트-올-어라운드 MOSFET은 반경이 수 나노미터만으로 거의 이상적인 I-V 성능을 보이지만, 수직 채널로 인해 소스와 드레인 접점을 같은 층에 제조할 수 없어 평면 기술과 IC 레이아웃이 호환되지 않습니다. 또한 반도체 제조가 채널 길이를 10nm 미만으로 축소함에 따라 MG FET도 다시 단채널 효과에 직면합니다. 이를 극복하기 위해 리세스드 채널 MOSFET이 최근 뜨거운 주제가 되었습니다. 리세스드 채널 MOSFET의 모델링 및 시뮬레이션 작업도 포괄적으로 수행되었습니다. 리세스드 채널 MOSFET은 기존 평면 채널만 있는 MOSFET과 달리 소스와 드레인 접점 아래 수직 채널 부분과 수평 평면 채널 부분을 모두 가지므로, 동일한 소스-드레인 접점 거리의 소자에 대해 유효 채널 길이가 연장되어 단채널 효과에 더 강합니다. 그러나 실험 데이터에 따르면 리세스 채널 MOSFET의 서브임계 스윙은 100nm 미만 유효 채널 길이에서 이상적인 서브임계 스윙을 실현할 수 없습니다. 채널 길이는 연장되었지만 게이트 제어력이 MG FET만큼 강화되지 않기 때문입니다. 집적도 설명을 위한 새로운 핵심 기하학적 파라미터를 정의하는 것이 채널 길이보다 더 현실적이고 효과적입니다. 소스-드레인 접점 간 거리가 더 현실적이고 효과적인데, 나노스케일 소자 설계의 최종 목표가 주어진 제한된 칩 영역에서 최고 성능 실현이며, 실제 소자 크기는 채널 폭과 소스-드레인 접점 거리와 관련되기 때문입니다. MG FET와 리세스드 채널 MOSFET의 장점을 결합하기 위해 이전 연구에서 U자형 채널을 가진 새들형 게이트 FET를 제안했으며, 이는 리세스드 채널의 수평 채널 부분에 대한 게이트 제어력을 평면 싱글게이트에서 3D 트리플게이트로 승격시켰습니다. 이후 이 3D 트리플게이트 특징을 수평 채널 부분뿐만 아니라 양쪽 수직 채널 부분에도 형성하도록 업그레이드했습니다. 이 소자는 H 게이트 U-채널 FET로 명명되었으며, 리세스드 채널도 3D U자형 튜브 채널로 업그레이드되었습니다. 앞서 언급했듯 나노스케일 소자 설계의 최종 목표는 최적화를 통해 제한된 칩 영역에서 최고 성능 실현입니다. 최적화된 고성능 소자를 실현하려면 게이트 구조와 해당 채널 구조를 모두 잘 고려 설계해야 하며, 제조 복잡성도 잘 고려해야 합니다. 앞서 언급한 리세스드 채널 소자, 이전에 제안된 새들 FET, HGUC FET 등은 공통적으로 게이트 산화막/게이트/게이트 산화막 샌드위치 구조가 좁은 리세스드 영역에 잘 형성되어야 합니다. 이 구조적 특징이 집적도 추가 향상을 제한합니다. 리세스드 영역 내 구조적 특징을 단순화하면서 U자형 채널의 수직 및 수평 채널 부분에 대한 게이트 제어 능력을 동시에 유지하는 것이 집적도 향상의 좋은 방법으로 보입니다. 이러한 소자 특징과 기능을 실현하기 위해 본 논문에서는 소스-드레인 접점 간 극한 통합 거리를 위한 신규 직사각형 게이트 U-채널 FET(RGUC FET)를 제안합니다. 이 소자는 소스-드레인 접점 거리 증가 없이 유효 채널 길이를 연장할 수 있는 U자형 채널을 가집니다. 다른 U자형 채널 FET와 비교하여 RGUC FET는 U자형 채널의 리세스드 영역 내부가 더 단순한 구조를 가지므로, 리세스드 영역 내부 제조가 더 단순해지고 소스-드레인 접점 간 거리가 더 작아질 수 있습니다(더 높은 집적도). 제안된 구조는 더 나은 게이트 제어력과 더 작은 역방향 누설 전류, 더 높은 I_ON/I_OFF 비율을 가집니다. 소스-드레인 접점 간 거리는 2nm 미만으로 축소 가능합니다. 전체 전기적 특성은 양자 시뮬레이션으로 분석되었습니다.

방법

그림 1a는 RGUC FET의 3D 개략도이며, 그림 1b~d는 그림 1a에 표시된 평면 A, B, C, D를 통해 자른 소자 단면도입니다. $W$는 실리콘 바디 폭, $t_{b}$는 실리콘 바디 두께, $h_{in}$은 리세스드 영역 내 스페이서 내부 높이, $h_{ex}$는 소스/드레인 영역 확장 높이, $t_{ox}$는 실리콘 바디 주변 게이트 산화막 두께, $t_{sp}$는 U자형 채널 리세스드 영역에 증착된 절연체 층인 스페이서 두께로 소스 접점과 드레인 접점 간 거리와 같습니다.

실리콘 바디 두께가 6nm 미만이므로, 고전적 시뮬레이션 대신 양자 시뮬레이션을 도입하여 더 정밀한 시뮬레이션 결과를 얻었습니다. 모든 시뮬레이션은 SILVACO Atlas 3D 소자 시뮬레이션 TCAD를 사용하여 수행했으며, 농도 의존 이동도 모델, 농도 의존 쇼클리-리드-홀 모델, 오제 재결합 모델, 밴드갭 내로잉 모델, 표준 밴드-투-밴드 터널링 모델, 보옴 양자 포텐셜 모델을 사용했습니다. 시뮬레이션 파라미터는 표 1에 나열되어 있습니다. 두 수직 바디 부분은 실제 네 면을 가진 정육면체로, 상면은 소스 또는 드레인 영역으로 덮여 있고 저면은 모두 수평 바디 부분과 연결됩니다. 수직 바디 부분의 외측 세 면은 게이트 산화막과 직사각형 게이트 접점으로 둘러싸여 있고, 다른 내측 면은 리세스드 영역 내 내부 스페이서와 연결됩니다. 수평 바디의 네 면 모두 게이트 산화막과 직사각형 게이트 접점으로 둘러싸여 있습니다. 위에서 언급한 구조적 특징으로 인해 직사각형 게이트가 수평 바디와 두 수직 부분 모두에 강한 전계 효과 제어 능력을 가짐을 추측할 수 있습니다. 내부 스페이서는 실리콘 내 소스-드레인 접점 간 최단 경로 거리를 연장하여 평면 채널 특징을 가진 멀티게이트 소자에서 피할 수 없는 단채널 효과를 제거할 수 있습니다. 다른 3D 채널 소자들과 비교하여 제안된 구조는 리세스드 영역에 게이트 형성이 필요 없어 리세스드 영역 내부 구조 복잡성을 크게 줄입니다.

결과 및 고찰

보옴 양자 포텐셜(BQP) 모델은 보옴의 양자역학 해석에서 유도된 보조 방정식을 사용하여 위치 의존 포텐셜 에너지 항을 계산합니다. 이 모델은 순수 물리학에서 유도되어 다양한 소자 클래스와 재료 범위의 양자 거동을 잘 근사할 수 있습니다. 소자 성능에 대한 양자 구속 효과, I-V 특성 등을 양호한 근사로 계산할 수 있습니다. 이전 연구에 따르면 게이트 산화막 두께가 0.5nm 이상인 경우 게이트 누설 전류는 무시할 수 있습니다.

그림 2a는 다양한 $h_{in}$을 가진 RGUC FET의 드레인-소스 전류 게이트-소스 전압($I_{DS}$-$V_{GS}$) 특성을 로그 및 선형 스케일로 비교합니다. 그림 2b는 다양한 $h_{in}$을 가진 RGUC FET의 서브임계 스윙(SS)과 $I_{ON}$/$I_{OFF}$ 비율을 비교합니다. $h_{in}$ 증가에 따라 소스에서 드레인까지 전체 채널의 수직 경로가 지속적으로 증가하면 최단 유효 채널 길이가 점진적으로 증가하고 단채널 효과가 점차 약화되어 최종적으로 제거됩니다. $h_{in}$이 10nm에 도달하면 SS가 65mV/dec의 거의 이상적인 값을 실현할 수 있습니다. $I_{ON}$/$I_{OFF}$ 비율도 $h_{in}$이 2에서 10nm로 증가함에 따라 지속적으로 감소하는 SS로 인해 약 35배 증가합니다. 연장된 $h_{in}$은 소스에서 드레인까지 최단 경로 거리를 6에서 22nm로 증가시키며, 이는 $2h_{in} + t_{sp}$와 같고 제안된 구조의 유효 채널 길이와 동등합니다. 그림 2c와 d는 각각 2nm와 10nm $h_{in}$을 가진 소자의 오프 상태에서 실리콘 바디 내 2D 전자 농도 분포를 보여줍니다. 2nm의 경우 수평 바디 영역에서 최고 전자 농도가 약 $10^{12}$cm$^{-3}$이고 소스/드레인 접점과 수평 바디 영역 간 거리가 매우 짧습니다. 이에 소스/드레인 바이어스가 수평 바디 영역의 전자 분포에 심각하게 영향을 미치며, 해결책은 수직 채널을 연장하여 소스/드레인을 수평 바디 영역에서 멀리 떨어뜨리는 것입니다. 10nm의 경우 그림 2d에서 수평 바디 영역의 최고 전자 농도가 $10^{9}$cm$^{-3}$로 감소하여 오프 상태에서 더 이상적인 완전 고갈 영역을 형성하여 훨씬 낮은 누설 전류 수준을 가져옵니다.

그림 3a는 다양한 $t_{sp}$를 가진 RGUC FET의 $I_{DS}$-$V_{GS}$ 특성을 비교합니다. 그림 3b는 다양한 $t_{sp}$에 대한 SS와 $I_{ON}$/$I_{OFF}$ 비율을 비교합니다. $t_{sp}$ 감소에 따라 소스-드레인 접점 간 거리도 지속적으로 감소합니다. 누설 전류는 주로 밴드-투-밴드 터널링 전류에 의해 유도됩니다. 터널링 확률은 밴드 벤딩에 비례하며, 이는 특정 지점의 전기장 강도와 동등할 수 있습니다. 총 터널링 전류는 바디 영역의 각 지점에서 생성된 터널링 전류의 합입니다.

그림 3c와 그림 2d는 각각 2nm와 0.5nm $t_{sp}$를 가진 소자의 오프 상태에서 실리콘 바디 내 2D 전기장 분포를 보여줍니다. 더 큰 스페이서 두께나 더 작은 드레인-소스 전압($V_{DS}$) 바이어스에서는 리세스드 영역 내 스페이서와 수직 바디 부분 간 계면의 전기장 강도가 충분한 누설 전류를 생성할 만큼 강하지 않습니다. 가장 강한 전기장 강도는 게이트 산화막과 수직 바디 부분 간 계면 근처에 나타나며, 이는 $V_{GD}$에 의해 결정됩니다. 그러나 소스-드레인 거리가 1nm 미만으로 감소하면(게이트 산화막 두께 미만), 가장 강한 전기장 강도가 리세스드 영역 내 스페이서와 두 수직 바디 부분 간 계면 근처에 나타납니다. $t_{sp}$가 1nm 미만일 때, 더 큰 $V_{DS}$(예: 0.5V)에 대해 누설 전류는 게이트 바이어스와 거의 무관하며 주로 $V_{DS}$에 의해 결정됩니다. $h_{in}$=10nm 경우 SS는 $t_{sp}$가 2nm 미만이 될 때까지 거의 이상적인 65mV/dec 값을 유지하며 $t_{sp}$와 거의 무관합니다. $I_{ON}$/$I_{OFF}$ 비율은 $t_{sp}$=2nm까지 $10^{8}$을 유지하나, 리세스드 영역 내 스페이서와 두 수직 바디 부분 간 계면 근처에 나타나는 강한 전기장으로 인한 누설 전류 증가로 $t_{sp}$가 2nm 미만에서 심각하게 저하됩니다. 0.5nm $t_{sp}$ 경우 실리콘 바디 바디 영역의 전기장 강도가 종합적으로 향상됩니다. 그림 3e는 0.5nm $t_{sp}$ 소자의 오프 상태에서 실리콘 바디 내 2D 전자 농도 분포를 보여줍니다. 그림 2d와 비교하면 수평 바디 영역의 전자 농도가 $10^{9}$에서 $10^{10}$cm$^{-3}$으로 확대됨을 명확히 볼 수 있습니다. 게다가 0.5nm 스페이서 두께는 단일 분자 층에 매우 가까워 스페이서 층의 절연 특성에 어느 정도 손상을 줄 수 있습니다. 위 이유로 고집적, 저누설, 저전력 설계를 위해 $t_{sp}$를 2nm로 제안합니다.

그림 4는 최적화된 구조를 가진 제안된 RGUC FET의 $I_{DS}$-$V_{DS}$ 특성을 보여줍니다. 다양한 $V_{GS}$ 값에서 SS는 약 63mV/dec, $I_{ON}$/$I_{OFF}$는 $10^{9}$~$10^{10}$입니다. 포화 전류는 $V_{GS}$ 증가에 따라 증가합니다.

결론

본 논문에서는 고집적 고성능 신규 RGUC FET를 제안하며, 낮은 서브임계 스윙과 높은 $I_{ON}$/$I_{OFF}$ 비율을 나타냅니다. 소스/드레인(S/D) 접점 간 거리는 2nm까지 줄일 수 있으며, SS, 역방향 누설 전류, $I_{ON}$/$I_{OFF}$ 비율 등 거의 이상적인 특성을 유지합니다. 모든 전기적 특성은 더 정밀한 결과를 위해 양자 모델로 시뮬레이션되었습니다.