PCI에 기반한 고속 암호 카드에 대한 PCB 설계 및 연구

현재 인터넷 기술의 빠른 발전은 이메일, 온라인 지불 및 개인 커뮤니케이션의 방대한 적용을 목격합니다. 이러한 배경에서 정보 보안은 전 세계적으로 중요한 연구 주제였습니다. PKI(Public Key Infrastructure) 기술은 공개키 이론과 기술을 이용하여 보안 서비스를 제공합니다. PCIE(Peripheral Component Interface Express) 기술은 직렬 데이터 전송 및 점대점 상호 연결 기술을 적용한 3세대 I/O 버스 표준으로 고속 장치에서 폭넓게 응용되고 있습니다. 디지털 시스템 설계 분야에서 상대적으로 높은 클록 주파수는 신호 무결성, 전력 무결성 및 누화의 관점에서 몇 가지 문제를 야기하고 기존 PCB 설계는 시스템 안정성 요구 사항을 충족하지 못합니다.

이 기사에서는 PCIE 고속 직렬 전송의 이점에 따라 PCIE 기반 고속 암호 카드에 대한 PCB 설계 방식을 제안합니다.

전체 디자인 계획

Altera가 설계한 Cyclone IV GX에 속하는 FPGA 칩 EP4CGX50CF23C6N이 이 설계에 적용되어 PCIE IP 하드코어 모듈을 통합하고 4개의 고속 데이터 전송 암호 카드 설계를 구현합니다. 칩 1, 칩 2, 칩 3 및 칩 4의 4가지 유형의 칩은 각각 SM1, SM2/SM3, SM4 및 SSF33의 알고리즘을 구현하고 암호 카드 초기화, 비밀 키 관리, 백업 및 복구 및 권한 기능을 구현할 수 있습니다. 관리. 패스워드 카드는 PC에 적용되고 PC의 메인보드와 PCIE 슬롯을 통해 연결되어 PC에 의해 제어된다. FPGA의 IP 하드코어를 적용하여 PCIE를 구현하여 PCIE 코어와 SRAM 캐시 및 제어 모듈 간의 통신으로 이어집니다. 제어 센터로서 NiosII는 암호 카드 소프트웨어의 기능을 구현합니다. 한편, 추가 암호 칩은 각 인터페이스 모듈과 암호 카드 간의 통신을 구현합니다. 비밀번호 카드의 하드웨어 구조 설계는 아래 그림 1과 같습니다.

고속 PCB 설계

• 스택업 및 레이아웃

스택업 설계는 고려해야 할 가장 중요한 문제이며 합리적인 스택업 설계는 EMI(전자기 간섭) 방사를 억제하여 전원 평면 또는 접지층의 과도 전압을 가능한 작게 만들고 신호 및 전원의 전자기장을 차폐할 수 있습니다. 일반적으로 고속 디지털 회로 설계에는 다층 기판과 다중 전원이 적용됩니다. PCB 적층 설계는 회로 클럭 주파수, PCB 제조 비용, 핀 밀도, 제조 기간 및 신뢰성을 포함한 포괄적인 요소를 기반으로 구현됩니다. 또한, 다층 기판의 층은 대칭을 유지하고 기판의 수는 짝수이어야 합니다. 비대칭 적층 설계는 기판의 휨을 유발할 수 있기 때문입니다. 이 글에서 설계한 패스워드 카드는 PCIE 슬롯을 통해 PC와 연결되며, 회로기판의 크기와 형태는 높이 약 67mm, 길이 약 174mm로 고정되어 하단에 PCIE X4 인터페이스 핀을 구성한다. 높은 부품 밀도와 두꺼운 라우팅의 결과로 PCB 레이어의 수는 시그널 레이어, 파워 레이어, 시그널 레이어, 파워 레이어, 접지 레이어, 시그널 레이어의 분포와 함께 6 레이어로 선택됩니다. 3개의 신호 레이어, 1개의 접지 레이어 및 2개의 전원 레이어를 포함하는 이 디자인은 신호 무결성에 필요한 환경을 제공합니다.

PCB 적층을 결정한 후 구성 요소 그룹 및 레이아웃을 구현해야 합니다. 첫째, PCB의 치수와 패턴에 따라 부품의 위치를 ​​프로그래밍해야 하며, 부품 간의 배선 연결, 기능적 분할, 트림 및 미관을 고려한다. 그런 다음 전압 와이어를 가능한 한 짧게 만들기 위해 부품 전압의 다른 등급에 따라 부품을 합리적으로 분배해야 하므로 전력 노이즈의 간섭을 줄이고 전력의 안정성을 높일 수 있습니다. 칩 배치는 보조 회로와 칩 사이의 관계와 클록 핀 뒤에 수정 발진기 배치에 주의해야 합니다. 고잡음 부품은 수정 발진기 주변에 배치하는 것을 피해야 하며 구동 부품 근처에 있어야 합니다. 또한 각 칩 전원 및 신호 핀의 배치는 연결된 라인을 기준으로 위치와 방향을 조정하여 고려해야 합니다. 패스워드 카드의 길이와 너비의 비율은 PCIE 슬롯, 장착 구멍 및 표시 LED의 위치가 고정된 상태에서 2:1 이상이므로 고정된 구성 요소에 대한 구성 요소 레이아웃은 구성 요소 레이아웃에서 먼저 고려되어야 합니다. 또한 부품과 FPGA 사이의 연결선이 많기 때문에 다른 부품의 위치보다 먼저 FPGA를 중심으로 부품 레이아웃을 구현해야 PCB의 상하 공간을 순서대로 효율적으로 사용할 수 있다. 구성 요소와 구성 요소 및 위치 지정 구멍 사이에 충분한 공간을 남겨 두십시오.

• 전원 설계

고속 회로 기판 설계에서 전원 시스템의 설계는 전체 시스템의 성공과 직접적인 관련이 있습니다. 제품의 신뢰성을 확보하기 위해서는 전원 및 접지에서 발생하는 노이즈를 최소한으로 줄여야 합니다. 레이어 방식에서 전원 분배 방식을 적용하는 것은 전원이 전체 레이어의 금속을 통해 분배되어 전원 임피던스와 노이즈가 감소하고 신뢰성이 증가한다는 사실을 나타냅니다. PCB는 다중 전원을 고려하므로 다중 전원 레이어 설계가 적용되어야 하며 잡음 루프로서 공용 임피던스 결합 간섭을 제거할 수 있습니다. 디커플링 커패시턴스를 적용하면 디커플링 커패시터를 연결하는 와이어가 짧고 넓어야 하는 기준으로 PCB의 맨 아래 레이어 또는 맨 위 레이어에만 커패시터를 배치할 수 있기 때문에 전력 무결성 문제를 해결할 수 있습니다. 칩 재질에 따라 전력선을 통과하는 전류를 계산할 수 있고 리드의 폭을 결정할 수 있습니다. 리드가 넓을수록 더 많은 전류를 전달할 수 있습니다. 실험 공식은 다음과 같습니다. W(선폭:mm) ≥ L(mm/A) x I(전류:A)

PCB의 다중 전원은 백보드를 사용하여 전원 보드에서 한두 가지 유형의 전원을 얻은 다음 전원을 구성 요소에서 필요한 다른 전원으로 변환합니다. 전력 변환은 중앙 집중식 전력 아키텍처와 분산 전력 아키텍처의 두 가지 아키텍처로 나뉩니다. 전자는 독립된 전원에 의해 전력을 공급받아 각종 필요한 전력으로 변환하는 것을 말하고, 후자는 다등급 전력변환을 말한다. 중앙 집중식 전력 아키텍처는 비용이 많이 들고 PCB 면적이 크다는 단점이 있기 때문에 이 설계에서는 분산 전력 아키텍처를 적용합니다. 암호화 카드는 12V, 3.3V, 5V, 2.5V, 1.2V 및 1.8V를 포함한 6가지 전원에 관한 것입니다. 이 설계는 PCIE 슬롯에 3.3V 및 12V 전원을 참여시키는 것으로 시작하여 3.3V 전원은 전압 변환 칩을 통해 5V 전원 및 1.8V 전원을 생성할 수 있으며 플러그인 및 칩 3에 전원을 공급합니다. 다음으로 12V 전원은 FPGA 및 칩 4에 전원을 공급하기 위해 2.5V 전원으로 변환됩니다. 마지막으로 2.5V 전원을 1.2V 전원으로 변환하여 FPGA 및 칩 2에 전원을 공급합니다. 암호화 카드의 분산 전원 아키텍처는 아래 그림 2에 나와 있습니다.

• 스루홀 디자인

고밀도 다층 PCB의 레이아웃을 설계하는 과정에서 스루홀을 적용하여 레이어 간에 전기 통신을 제공하기 위해 한 레이어에서 다른 레이어로 신호를 전송해야 합니다. 관통 구멍의 위치 설계는 많은 주의를 기울여야 합니다. 스루홀은 패드에 두어서는 안되며 하나의 인쇄된 라인을 연결에 적용할 수 있습니다. 그렇지 않으면 삭제 표시 및 불충분한 솔더와 같은 문제가 발생할 수 있습니다. 솔더마스크는 4mil의 간격으로 쓰루홀 패드에 코팅되어야 하며 솔더링 면의 칩 부품을 위한 패드 중앙에 쓰루홀이 배치되어서는 안 된다. 스루홀의 위치는 아래 그림 3과 같습니다.

또한 관통 구멍 위치는 플러그인 면에 챔퍼가 있어야 하는 goldfinger에 너무 가깝지 않아야 합니다. 회로기판을 PCIE 슬롯에 꽂도록 하기 위해 플러그인 기판의 양쪽 모서리에 (1~1.5)x45°의 챔퍼를 설계할 수 있습니다.

• 고속 신호 라우팅

라우팅 과정에서 누화를 줄일 수 있도록 연결 라인을 최소한으로 만들기 위해 분배를 합리적으로 조정해야 합니다. 고속 디지털 신호 라우팅 과정에서 다중 전원 레이어 라우팅 근처의 신호 레이어는 신호 전류에 의한 복귀 경로 생성을 피하기 위해 전원 기준면에서 멀리 떨어져 있어야 합니다.

고속 회로 클럭 신호 주파수가 상대적으로 높기 때문에 지터, 드리프트 및 변형이 시스템에 큰 영향을 미치므로 고속 PCB 설계에는 작은 신호파 간섭이 필요합니다. 따라서 클럭 분배 및 라우팅 문제를 먼저 고려해야 합니다. 라우팅은 고속 클록 신호에서 구현되어야 하며, 메인 클록 신호 라인의 라우팅은 클록과 전원 사이의 혼선을 방지하기 위해 가능한 한 짧고 직선이어야 하며 쓰루홀 및 전원부가 없어야 합니다. 주파수가 다른 여러 클록이 동일한 PCB에 적용될 때 주파수가 다른 두 개의 클록 라인이 병렬로 유지되어서는 안 됩니다. 그러나 동일한 주파수의 클럭 신호를 사용하는 여러 구성 요소의 경우 스파이더 유형, 트리 유형 및 분기 유형에 따라 네트워크가 분산될 수 있습니다.

고속 암호화 카드에서 FPGA는 PCB의 수정 발진기를 통해 66.66MHz 클록을 얻습니다. FPGA 내부의 내장 잠금으로 루핑한 후 칩 2와 칩 3이 클럭을 동작시키기 위한 인터페이스로 200MHz 기본 클럭이 생성된다. 그러면 NiosII 소프트코어와 같은 고유 분주 회로와 FPGA 내부의 하드웨어 회로의 동작 클럭 뒤에 100MHz 클럭이 제공된다. 분할 주파수 16MHz는 칩 2와 칩 3의 작동 클록이고 분할 주파수 20MHz는 칩 1과 칩 4의 작동 클록입니다. 클록 분포는 아래 그림 4에 나와 있습니다.

PCIE 슬롯과 PC 간의 고속 신호 전송은 신호 무결성과 관련된 문제를 피하기 위해 차동 쌍 라우팅 방식으로 고속 암호화 카드에 의해 구현됩니다. 일반적으로 접지선은 차동 쌍 신호 사이에 배치되지 않습니다. 그렇지 않으면 차동 쌍 신호 간의 결합 효과가 파괴됩니다. 차동 쌍 신호를 라우팅한 후 PCB 고속 신호 주위에 구리를 배치하고 여분의 공간을 접지선으로 완전히 채워 회로의 EMI 기능을 높입니다. PCB 라우팅의 핵심은 차동 쌍의 대칭을 유지하는 것입니다. 차동 쌍의 길이가 호환되지 않는 경우 데이터 읽기 및 쓰기의 정확도는 데이터 전송 속도가 감소하여 영향을 받습니다. 동일한 기간 내 데이터 읽기의 시스템 유효성을 보장하려면 차동 신호 간의 지연 차이가 허용된 범주 내에서 유지되어야 하고 라우팅 길이가 엄격하게 동일해야 합니다. 따라서 시간 지연을 조정하여 이 문제를 해결하기 위해 뱀 모양의 라우팅을 적용할 수 있습니다. 이 설계에서 통신은 PCIE와 암호 카드를 통해 PC로 구현하고 고속 신호의 송수신은 PCB 라우팅 길이가 25mil 이내로 제어되는 차동 쌍 신호로 구현됩니다. 뱀 모양 라우팅 길이의 일치 다이어그램은 그림 5에 나와 있습니다.

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