고속 PCIe 패스워드 카드 PCB 설계 - 연구 및 혁신

인터넷 기술 급속 발전으로 이메일, 온라인 결제, 개인 통신 대규모 적용. 이 배경에서 정보 보안은 세계적 핵심 연구 주제. PKI(공개키 기반 구조) 기술은 공개키 이론·기술로 보안 서비스 제공. PCIe(Peripheral Component Interface Express) 기술은 직렬 데이터 전송과 포인트-투-포인트 상호연결 기술 적용한 3세대 I/O 버스 표준으로 고속 장치에 광범위 적용. 디지털 시스템 설계 분야에서 상대적으로 높은 클럭 주파수는 신호 무결성, 전원 무결성, 크로스토크 관점 문제 야기, 기존 PCB 설계로는 시스템 안정성 요건 충족 불가.

본 글은 PCIe 고속 직렬 전송 이점 기반 고속 패스워드 카드 PCB 설계 방안 제시.

전체 설계 방안

알테라(Altera) 설계 사이클론 IV GX 소속 FPGA 칩 EP4CGX50CF23C6N 적용, PCIe IP 하드코어 모듈 통합, 4개 고속 데이터 전송 패스워드 카드 설계 구현. 칩 1~4는 각각 SM1, SM2/SM3, SM4, SSF33 알고리즘 구현, 패스워드 카드 초기화, 비밀키 관리, 백업·복구, 권한 관리 기능 수행. 패스워드 카드는 PC에 적용, PCIe 슬롯으로 메인보드 연결, PC 제어. FPGA 내 IP 하드코어로 PCIe 구현 → PCIe 코어와 SRAM 캐시, 제어 모듈 간 통신. 제어 중심 Nios II가 패스워드 카드 소프트웨어 기능 수행. 추가 패스워드 칩으로 각 인터페이스 모듈-패스워드 카드 간 통신 구현. 하드웨어 구조 설계는 그림 1 참조.

고속 PCB 설계

스택업 및 레이아웃

스택업 설계는 최우선 고려 사항으로 합리적 스택업은 EMI 방사 억제, 전원/그라운드층 과도 전압 최소화, 신호/전원 전자기장 차폐 가능. 일반적으로 고속 디지털 회로 설계에 멀티레이어 보드와 다중 전원 적용. PCB 스택업 설계는 회로 클럭 주파수, 제작 비용, 핀 밀도, 제조 기간, 신뢰성 등 종합 요소 기반. 또한 멀티레이어 보드 층은 대칭 유지, 층수는 짝수여야 함(비대칭 스택업은 보드 휨 유발). 본 설계 패스워드 카드는 PCIe 슬롯으로 PC 연결, 기판 크기·형상 고정(높이 약 67mm, 길이 약 174mm), 하단 PCIe X4 인터페이스 핀 구성. 고부품 밀도와 두꺼운 배선으로 6층 선정, 신호층-전원층-신호층-전원층-그라운드층-신호층 분포. 3개 신호층, 1개 그라운드층, 2개 전원층으로 신호 무결성 필요 환경 제공.

PCB 스택업 결정 후 부품 그룹핑과 레이아웃 실행. 1) PCB 치수·패턴 따라 부품 위치 프로그래밍(배선 연결, 기능 분할, 부품 간 정리·미관 고려) 2) 부품 전압 등급별 합리적 분배로 전압 배선 최단화 → 전원 노이즈 간섭 감소, 전원 안정성 증대. 칩 배치는 보조 회로-칩 관계, 클럭 핀 뒤 크리스털 오실레이터 배치 주의. 고잡음 부품은 크리스털 오실레이터 주변 배치 피하고 구동 부품 근처 배치. 각 칩 전원/신호 핀 위치·방향을 연결선 기반 조정. 패스워드 카드 장폭비 2:1 초과, PCIe 슬롯/장착 홀/표시 LED 위치 고정 → 고정 부품 레이아웃 우선 고려. 또한 부품-FPGA 간 연결선 다수로 FPGA 중심 부품 레이아웃 선실시 → PCB 상하단 공간 효율 활용, 부품-부품/위치결정 홀 간 충분 공간 확보.

전원 설계

고속 회로 보드 설계에서 전원 시스템 설계는 전체 시스템 성패 직결. 전원/그라운드 노이즈 최소화로 제품 신뢰성 확보. 레이어 방식 전원 분배: 금속 전체 층으로 전원 분배 → 전원 임피던스·노이즈 감소, 신뢰성 증대. 다중 전원 관여로 멀티 전원층 설계 적용 → 공통 임피던스 커플링 간섭(노이즈 루프) 제거. 디커플링 커패시터 적용으로 전원 무결성 문제 해결. 커패시터는 PCB 보텀/탑 레이어에만 배치 가능 → 디커플링 커패시터 연결 배선 짧고 넓게. 칩 소재 기반 전원 라인 전류 계산으로 리드 폭 결정. 리드 폭 넓을수록 전류 용량 증가. 실험식: W(선폭:mm) ≥ L(mm/A) × I(전류:A)

PCB 다중 전원은 백보드 통해 전원 보드에서 1~2종 전원 수신 후 부품 필요 전원으로 변환. 전원 변환 아키텍처: 중앙집중형과 분산형. 전자는 독립 전원 공급 후 전체 필요 전원 변환, 후자는 다단계 전원 변환. 중앙집중형은 고비용·대면적 단점 → 본 설계 분산형 적용. 암호 카드 6개 전원: 12V, 3.3V, 5V, 2.5V, 1.2V, 1.8V. 설계: PCIe 슬롯 3.3V/12V 참여 → 3.3V로 5V/1.8V 변환(플러그인, 칩3 공급) → 12V로 2.5V 변환(FPGA, 칩4 공급) → 2.5V로 1.2V 변환(FPGA, 칩2 공급). 분산형 전원 아키텍처 그림 2 참조.

관통 홀(Through-hole) 설계

고밀도 멀티레이어 PCB 레이아웃 설계 시 관통 홀 적용으로 층 간 신호 전달, 전기적 통신 제공. 관통 홀 위치 설계 신중 필요. 관통 홀은 패드 위에 배치 금지, 한 개 배선으로 연결 else 톰스톤(tombstone), 불충분 솔더 등 문제 발생. 솔더마스크는 관통 홀 패드에 도포, 거리 4mil 설정. 솔더링 면 칩 부품 패드 중앙에 관통 홀 배치 금지. 관통 홀 위치는 그림 3 참조.

또한 관통 홀 위치는 골드핑거(goldfinger)와 너무 가깝지 않아야 하며, 플러그인 측에는 챔퍼(chamfer) 필요. PCIe 슬롯 장착 위해 플러그인 보드 양측 에지에 (1~1.5)×45° 챔퍼 설계 가능.

고속 신호 배선

배선 시 연결선 최소화로 크로스토크 감소 위해 분포 합리적 조정. 고속 디지털 신호 배선 시 다중 전원층 근처 신호층 배선은 전원 레퍼런스 면에서 멀리 떨어뜨려 신호 전류 리턴 경로 생성 방지.

고속 회로 클럭 신호 주파수 높음 → 지터, 드리프트, 변형 시스템 영향 대 → 고속 PCB 설계는 미세 신호 파동 간섭 요구. 클럭 분배·배선 최우선 고려. 고속 클럭 신호 배선, 메인 클럭 라인 최대한 짧고 직선, 관통 홀·전원부 회피로 클럭-전원 크로스토크 방지. 동일 PCB 상 서로 다른 주파수 다중 클럭 적용 시 두 클럭 라인 평행 유지 금지. 동일 주파수 클럭 사용 다수 부품 시 스파이더/트리/브랜치 타입 네트워크 분배 가능.

고속 암호 카드에서 FPGA는 PCB 크리스털 오실레이터 통해 66.66MHz 클럭 획득. FPGA 내부 락 루핑 후 200MHz 기본 클럭 생성 → 칩2, 칩3 인터페이스 동작 클럭. 내부 분주 회로로 100MHz 클럭 제공 → Nios II 소프트코어 및 FPGA 내부 하드웨어 회로 동작 클럭. 분주 16MHz → 칩2, 칩3 동작 클럭, 분주 20MHz → 칩1, 칩4 동작 클럭. 클럭 분배 그림 4 참조.

PCIe 슬롯-PC 간 고속 신호 전송은 고속 암호 카드에서 차등 쌍 배선(differential pair routing) 방식으로 구현, 신호 무결성 문제 회피. 일반적으로 차등 쌍 신호 간 그라운드 와이어 배치 금지 → 차등 쌍 커플링 효과 파괴. 차등 쌍 배선 후 여분 공간 그라운드 와이어로 채워 회로 EMI 능력 증대. PCB 배선 핵심은 차등 쌍 대칭 유지. 차등 쌍 길이 불일치 시 데이터 읽기/쓰기 정확도 영향, 전송률 저하. 시스템 동일 주기 내 데이터 읽기 유효성 위해 차등 신호 지연 차이 허용 범위 내 유지, 배선 길이 엄격 동일해야 함. 지연 조정 위해 지그재그(snake-shaped) 배선 적용. 본 설계 PC-PCIe-암호 카드 통신, 고속 신호 송수신 차등 쌍 신호로 구현, PCB 배선 길이 25mil 이내 제어. 지그재그 배선 길이 매칭 다이어그램 그림 5 참조.

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