고속 PCB 전력의 임피던스를 분석하고 금지하는 방법

PCB 설계의 복잡성이 증가함에 따라 안정적이고 안정적인 전원 공급 장치는 고속 PCB 설계에 대한 새로운 연구 트렌드가 되었습니다. 특히 스위칭 부품의 수가 지속적으로 개선되고 Vcore가 지속적으로 감소할 때 전력 변동은 시스템에 치명적인 영향을 미치는 경향이 있습니다. 따라서 전원 시스템의 안정성을 유지하는 것이 고속 PCB 설계의 핵심 포인트가 되었습니다.

그러나 전력계통 임피던스의 존재로 인해 전력계통 임피던스에서 부하 과도전류에 의해 상대적으로 큰 전압강하가 발생하여 계통의 불안정성을 초래한다. 각 구성요소에 처음부터 끝까지 정상적인 전원이 공급되도록 하려면 전원 시스템의 임피던스를 제어해야 하므로 임피던스를 최대한 낮추어야 합니다.

디커플링 커패시터의 적용은 전력 시스템의 임피던스를 방지하는 효과적인 방법입니다. 이 글에서는 디커플링 커패시터에 의한 전원 시스템의 임피던스 금지 이유를 분석하고 디커플링 커패시터 선택 측면에서 방법을 나열합니다. 또한 전력계통의 임피던스 금지를 최대화하기 위해 고조파 분석을 기반으로 디커플링 커패시터의 위치를 ​​결정하는 방법을 주로 연구합니다.

임피던스 분석

전력 및 접지는 공식 C=kAr/d

에 따라 용량이 계산되는 대형 플레이트 커패시터로 간주할 수 있습니다.

이 공식에서 k는 0.2249인치입니다. A는 두 평면 사이의 평행 영역을 나타냅니다. r은 매체의 유전 상수를 나타내며 일반적으로 사용되는 FR4 보드 재료의 경우 4.5입니다. d는 전원과 접지 사이의 거리를 나타냅니다. 2x1inch 크기의 PCB를 예로 들어보겠습니다. 20Mils의 병렬 면적으로 전원과 접지에 의해 형성된 커패시터의 정전 용량은 약 0.2249x4.5x2x1/0.02=101.2pF입니다. 이 공식에 기초하여 전력 시스템의 디커플링 커패시턴스가 너무 작아서 해당 임피던스가 일반적으로 몇 옴으로 매우 크다는 것을 나타낼 수 있습니다. 따라서 전력계통에서 자가감결합을 통해 임피던스를 낮추는 것만으로는 충분하지 않다.

능동 소자에서 임피던스 시뮬레이션을 구현하기 위해 2.5D 레벨의 시뮬레이션 도구인 SIWAVE가 적용되었습니다. 전원 및 접지 네트워크 U41은 0 ~ 1GHz 범위의 스윕으로 XYZ 매개변수를 계산하기 위해 선택되며, 이를 통해 아래 그림 1에서 임피던스 곡선을 얻을 수 있습니다.

그림에서 670MHz, 730MHz, 870MHz 값에서 주파수의 변화에 ​​따라 임피던스 곡선이 변하고 변곡점에서 임피던스가 크게 변화함을 알 수 있다.

금지 방법

• 디커플링 커패시터에 의한 임피던스 금지에 대한 이론적 분석

전원 자체에서 디커플링을 통해 임피던스를 낮추는 것은 불가능하므로 임피던스를 방지하기 위해 디커플링 커패시터를 적용해야 합니다.

그림 2는 복합 전원 시스템의 다이어그램입니다. 그림 3은 이 전력 시스템을 등가 전력 모델로 나타냅니다.

이 회로를 나타내기 위해 공식을 적용할 수 있습니다. V=ZxL. 부하 과도 전류가 A점과 B점 사이에 큰 변화를 유지하더라도 두 점 사이의 전압 변화는 매우 작아야 하는 상황을 달성해야 합니다. 공식에 따르면 임피던스(Z) 값이 충분히 작지 않으면 이 목표를 얻을 수 없습니다. 그림 3에서 디커플링 커패시터의 적용은 이러한 목표를 구현하는 데 도움이 되므로 디커플링 커패시터가 등가의 관점에서 전력 시스템의 임피던스를 감소시킬 수 있음을 나타낼 수 있습니다. 또한 회로 원리의 관점에서도 동일한 결론을 유지할 수 있습니다. 커패시터는 교류 신호에서 낮은 임피던스를 제공합니다. 결과적으로 커패시터의 참여는 실제로 전력 시스템의 교류 임피던스를 감소시키는 것이 확실합니다.

• 디커플링 커패시터의 커패시턴스 선택

이상적인 커패시터는 없으며 항상 기생 매개변수를 보유합니다. 커패시터의 고주파 성능에 가장 큰 영향을 미치는 것은 ESR(Effective Series Inductance) 및 ESL(Effective Series Resistance)입니다. 그림 4는 기생 매개변수를 고려한 등가 모델을 보여줍니다.

커패시터는 f=1/2PIFC 공식을 따르는 직렬 고조파 주파수를 갖는 직렬 고조파 회로로도 간주될 수 있습니다. 저주파 환경에 머무를 때 정전 용량을 표시합니다. 그러나 주파수가 상승하면 지속적으로 인덕턴스를 표시합니다. 다시 말해 임피던스가 먼저 상승한 다음 주파수의 상승에 따라 축소되며 등가 임피던스의 최소값은 직렬 고조파 주파수 f₀에서 발생합니다. . 이때 용량성 리액턴스와 유도성 리액턴스가 적절히 상쇄되어 커패시터의 등가저항이 가장 작은 임피던스와 ESR 값의 등가를 나타낸다. 커패시터 주파수의 곡선은 그림 5에 나와 있습니다.

따라서 커패시터 선택 과정에서 선택된 커패시터 고조파 주파수 포인트는 디커플링을 겪을 주파수 포인트에 인접하게 떨어집니다. 정전 용량 성능은 가능한 한 자기 고조파 주파수 이전에 완전히 적용되고 사용되어야 합니다.

서로 다른 커패시턴스를 가진 서로 다른 커패시터는 서로 다른 자기 고조파 주파수와 호환되며 아래 표에 표시됩니다.

커패시턴스	DIP(MHz)	STM(MHz)
1.0μF	2.5	5
0.1μF	8	16
0.01μF	25	50
1000pF	80	160
100pF	250	500
10pF	800	1.6(GHz)

일반적으로 디커플링 커패시터의 고조파 특성이 적용되어야 하며 커패시터의 병렬 결합을 통해 가장 낮은 입력 임피던스를 얻습니다. 동일한 유형의 커패시터의 병렬 주파수 응답은 아래 그림 6에 나와 있습니다.

이 방법을 기반으로 동등한 ESR 및 ESL을 크게 줄일 수 있습니다. 동일한 커패시턴스의 여러 커패시터(n)의 경우 등가 커패시턴스 C는 결합 후 nC가 되고 등가 인덕턴스 L은 L/n이 되고 등가 ESR은 R/n이 됩니다. 그러나 고조파 주파수는 변경되지 않습니다. 자기 고조파 주파수는 다른 유형의 커패시터에 대해 동일하기 때문에 병렬 커패시터가 많을수록 자기 고조파 주파수 포인트는 변경되지 않고 용량성 및 유도성 영역의 임피던스가 작아짐을 알 수 있습니다.

결론적으로 디커플링 커패시터 선택 과정에서 디커플링 주파수는 해당 커패시터가 선택될 수 있도록 디커플링의 자기고조파 주파수 포인트로 간주되어야 한다. 또한 동일한 커패시턴스를 가진 여러 커패시터를 병렬로 적용하면 디커플링 용량을 개선하고 임피던스를 줄일 수 있습니다.

• 디커플링 커패시터의 위치 결정

디커플링 커패시터 선택 후에는 해당 위치를 고려해야 합니다. 전원 및 접지면은 다중 인덕터와 커패시터 또는 공진 공동으로 구성된 네트워크로 간주할 수 있습니다. 특정 주파수에서 인덕터와 커패시터에 공진이 발생하여 전원 시스템의 임피던스에 영향을 줍니다. 특히 병렬 공진이 현저하게 유지되면 주파수가 향상됨에 따라 임피던스가 지속적으로 변화하고 임피던스도 크게 상승합니다. 따라서 PCB의 고조파 분석과 결합하여 디커플링 커패시터의 특정 위치를 확인해야 합니다.

SIWAVE 시뮬레이션 툴의 공진 해석 기능을 적용하여 저항, 커패시턴스, 인덕턴스를 포함한 등가 파라미터를 유도합니다. 또한 PCB의 공진 분석은 그림 7과 같이 얻은 서로 다른 주파수 지점에서 공진 모드로 구현해야 합니다.

그림 1과 결합하면 상대적으로 임피던스가 큰 여러 주파수 지점이 공진이 발생하는 주파수 지점과 호환되는 것을 볼 수 있습니다. 따라서 공진 분석 결과 임피던스를 줄이기 위해 공진 디커플링이 심한 영역에는 적절한 커패시턴스를 가진 커패시터를 배치해야 한다는 결론을 내릴 수 있습니다.

673MHz의 주파수 지점을 예로 들면 그림 8과 같이 디커플링 커패시터를 병렬로 배치하여 공진이 손실되고 해당 임피던스가 금지되도록 할 수 있습니다.

PCB 공진 분석을 기반으로 임피던스를 방지하기 위해 적절한 크기의 커패시터를 병렬로 배치하여 공진이 발생하는 해당 위치를 결정할 수 있습니다.

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