저온 어닐링으로 형성된 Ta₂O₅/TaOₓ 이중층, CBRAM 신뢰성 향상

요약

이중층 아키텍처는 도전성 브리지 랜덤 액세스 메모리(CBRAM) 신뢰성 향상에 흔히 사용됩니다. 본 연구에서는 저온 어닐링으로 Ta₂O₅/TaOₓ 이중층을 생성하는 비용 효율적, CMOS 호환 방법을 소개합니다. TaOₓ 오버레이어는 세트 전류를 제한하는 외부 저항 역할을 하여 자기 준수(self-compliance)를 가능케 하고, 고저항 상태(HRS)와 저저항 상태(LRS) 분포를 넓히는 오버슈트를 제거합니다. 결과적으로 스위칭 박막 내 결함 어닐링으로 LRS 유지가 현저히 개선됩니다. 이 접근법은 CBRAM 신뢰성 강화를 위한 간단한 경로를 제공합니다.

서론

도전성 브리지 저항 스위칭 메모리(CBRAM)는 뛰어난 확장성, 최소 구조 복잡성, 3D 집적 호환성, 빠른 스위칭 속도로 차세대 비휘발성 메모리 기술로 주목받습니다[1-3]. 그러나 신뢰성 이슈, 특히 데이터 유지와 내구성이 상용화 주요 걸림돌입니다[4-7]. 구조 공학이 이러한 과제 완화에 가장 효과적 전략으로 부상했습니다[4-7]. Zhao 등은 나노다공성 그래핀 중간층으로 양이온 주입 제한 및 성능 대폭 개선 보고[8], 다만 제작 복잡성으로 CMOS 통합 곤란. Gong 등은 CMOS 호환 자기정렬 CuSiN 계면층으로 LRS 유지 향상 입증[9]. Cao 등은 TiN 장벽으로 필라멘트 과성장 억제 및 음성 세트 행동 제거[10]. 이들 이중층 설계가 신뢰성 개선에 성공했으나 복잡한 공정 흐름이나 프로그래밍 속도 저하 수반.

본 연구에서는 CMOS 호환 저온 어닐링 기술로 Ta₂O₅/TaOₓ 이중층을 자발 형성함을 보입니다. 결과 구조는 신뢰성 개선과 별도 포밍 단계 회피로 프로그래밍 속도 보존을 동시에 달성. TaOₓ 층이 직렬 저항 역할을 해 세트 동작 중 자기 준수 강제, 필라멘트 과성장 억제, HRS/LRS 분포 안정화함을 보입니다.

방법

소자 제작은 1μm 직경 텅스텐(W) 플러그를 화학기계적 연마 후 하부 전극(BE)으로 시작. 5nm Ta 박막을 DC 마그네트론 스퍼터링 증착 후 플라즈마 강화 화학 기상 증착(PECVD) 챔버에서 350°C, 300초 O₂ 분위기로 산화해 Ta₂O₅ 형성. 40nm 구리(Cu) 상부 전극(TE) 스퍼터링 후 리소그래피 패터닝. 셀 정의는 TE를 하드 마스크로 SF₆/C₃F₈ 혼합물 반응성 이온 에칭, Al 패드로 BE 격리. 마지막으로 전체 스택에 CMOS 호환 저온 어닐링(400°C, 30분) 적용해 TaOₓ 오버레이어 형성 유도. 소자 치수는 1μm² BE 면적에 따름. 비교용 비어닐링 레퍼런스도 제작. 전기적 특성 분석은 Keithley 4200-SCS 반도체 파라미터 분석기 사용, Cu TE에 전압 인가, W BE 접지.

결과 및 고찰

X선 광전자 분광법(XPS)으로 어닐링 전후 Ta₂O₅ 박막 내 Ta와 O 화학 상태 분석. 표면 스펙트럼에서 특징적 Ta₂O₅ 4f 더블릿(결합 에너지 26.70eV, 28.60eV)으로 완전 산화 Ta 존재 확인(Fig. 1a). 심도 프로파일링에서 비어닐링 시료 표면 하부에서 금속 Ta 피크(22.33eV, 23.96eV) 관측되어 불완전 산화 확인. 어닐링 후 ~4nm 깊이까지 Ta₂O₅와 Ta⁴⁺ 상태 공존, Ta⁵⁺ 성분 점진적 감소, 균일한 O 신호 관측(Fig. 1d-f). 이는 어닐링이 흡착 산소를 격자 산소로 전환해 ~3.5nm TaOₓ 오버레이어를 4nm Ta₂O₅ 위에 형성함을 입증.

Fig. 2a,b는 어닐링 유무 Cu/Ta₂O₅/W 소자 DC 스위프 I-V 특성 비교. 두 소자 모두 고저항 상태(Rinitial≈10⁹Ω, 10¹⁰Ω)로 시작, 어닐링 소자가 더 두꺼운 산화막으로 높은 Rinitial 보임. 중요하게 어닐링 소자는 별도 포밍 단계 불필요. 비어닐링 소자에서 LRS가 임계 전압에서 급격 도달, 컴플라이언스 한도 훨씬 초과하는 리셋 전류 오버슈트 동반. 이 불안정성은 높은 HRS/LRS 윈도우 변동성(~20배, 200사이클, Fig. 3b)으로 나타남. 반면 어닐링 소자는 컴플라이언스 전류에서 자연 클램핑되는 점진적 전류 증가로 오버슈트 제거, 사이클 간 ~10⁴배 안정적 메모리 윈도우 달성(Fig. 2b).

어닐링 소자 오버슈트 부재는 좁은 I_RESET 분포와 I_SET 값 정렬로 추가 입증(Fig. 3a). 소자간 균일성 위해 20개 셀 R_ON, R_OFF 측정. 어닐링 소자 R_ON 10⁴-10⁵Ω 범위, 비어닐링 10²-10⁵Ω로 TaOₓ 기여 직렬 저항 반영. R_OFF 표준편차 4.84에서 1.39로 감소해 균일성 개선 확인.

DC 조건 사이클링에서 비어닐링 소자 ~10⁴사이클 후 HRS/LRS 비율 상실, 간헐적 소프트 에러 발생(Fig. 4a). 대조적으로 어닐링 소자 10⁶사이클 이상 ~10⁴ 비율 견고 유지(Fig. 4b). 펄스 모드 내구성 테스트(3V/100ns 세트, -2V/200ns 리셋, 0.1V/50ns 읽기 최적화)도 어닐링 구조 우수 내구성 확인(Fig. 4c,d). 향상된 내구성은 TaOₓ 층의 필라멘트 과성장 억제로 대극 전극 침투 방지, 리셋 방해 및 음성 세트 행동 유발 차단에 기인.

150°C 유지 테스트에서 비어닐링 소자 10⁴초 내 실패, 어닐링 소자 전체 측정 윈도우 HRS/LRS 유지(Fig. 5a,b). 아레니우스 분석으로 어닐링 소자 85°C 수명 ≈10년 외삽, 최첨단 CBRAM 성능과 일치[17,18]. 개선된 유지는 결함 어닐링으로 Cu 이온 확산 지연 탓.

Fig. 6은 스위칭 메커니즘 설명. 비어닐링 스택(Cu/Ta₂O₅/Ta/W)에서 Cu 이온이 Ta₂O₅ 통과해 전도성 필라멘트 형성, 세트 시 대극 전극으로 과성장. 리셋 시 잔류 Cu⁺ 이온 역방향 드리프트로 부분 필라멘트 팁 잔존, HRS 변동성 감소. 어닐링 스택(Cu/Ta₂O₅/TaOₓ/W)에서 고저항 TaOₓ 층이 확산 장벽(Cu 확산도 ≈4.9×10⁻²⁰cm²/s vs Ta 중 1.0×10⁻⁶cm²/s) 역할로 필라멘트 성장 제한, 더 안정한 리셋 구현.

결론

저온 어닐링으로 TaOₓ 오버레이어 통합해 Ta₂O₅/TaOₓ 이중층 CBRAM 제작, 자기 준수, 우수한 HRS/LRS 균일성, 현저히 향상된 내구성 및 유지 특성 입증. 이 간단하고 CMOS 호환 접근법은 차세대 비휘발성 메모리 신뢰성 요구 충족을 위한 비용 효율적 경로 제공.

약어

CBRAM

도전성 브리지 랜덤 액세스 메모리

HRS

고저항 상태

LRS

저저항 상태

NVM

비휘발성 메모리

PECVD

플라즈마 강화 화학 기상 증착

TE

상부 전극