과도 응답 향상 및 PSR 강화를 갖춘 고안정성 전압 레귤레이터

초록

본 논문에서는 과도 응답 향상과 과전류 보호(OCP)를 통합한 고안정성 전압 레귤레이터(VR)를 제안합니다. 저전압 소자의 성능과 면적 이점을 고려하여, 제안된 VR의 대부분 제어 부품은 조절된 출력 전압으로 구동되며, 이는 전원 공급 제거비(PSR) 향상과 함께 자기 전원 기술(SPT)을 형성합니다. 또한 동적 부하 기술(DLT)을 통해 안정성과 과도 응답이 향상됩니다. 과부하 상황에서 VR을 보호하기 위해 임베디드 과전류 피드백 루프도 채택했습니다. 제안된 VR은 표준 350 nm BCD 공정으로 구현되었으며, 5.5-30 V 입력 전압, 0-30 mA 부하 범위, 0.1-3.3 μF 출력 커패시터에서 안정적으로 동작합니다. 40 mA 전류 제한 하에서 2.98 μV/V의 선 레귤레이션과 0.233 mV/mA의 부하 레귤레이션을 달성했습니다. 0.1 μF 출력 커패시터에서 10 MHz까지 -64 dB 이상의 PSR을 보입니다.

서론

현대 나노미터급 시스템 온 칩(SoC) 설계에서 다양한 서브 블록은 특정 기능을 달성하기 위해 서로 다른 전원 레일을 필요로 합니다. 또한 전체 SoC 시스템은 넓은 입력 전압 범위에서 작동하면서도 전원 조건 변화에 영향받지 않는 높은 성능을 제공해야 할 수 있습니다[1]. 따라서 나노미터급 기술로 구현된 광범위 입력 전압 범위 전압 레귤레이터(VR)는 이러한 응용에 가장 적합한 후보 중 하나입니다. 스위칭 레귤레이터나 차지 펌프 같은 스위칭 방식과 비교해 선형 VR은 높은 정밀도, 낮은 출력 노이즈, 컴팩트한 크기의 장점이 있습니다. 대부분의 선형 VR은 단일 전압 공급으로 전압 조절 기능을 수행하지만, 넓은 전원 공급 범위, 저잡음, 빠른 과도 응답, 높은 부하 능력, 추가 보호 기능을 결합한 경우는 드뭅니다[2-4].

광범위 전원 공급 범위를 구현하려면 고전압을 견딜 수 있는 트랜지스터 활용이 필요합니다. 그러나 이러한 트랜지스터는 일반적으로 표준 트랜지스터보다 더 많은 면적을 차지하고 성능이 떨어집니다. 고전압 트랜지스터 사용을 줄이기 위한 기존 해결책으로는 프리레귤레이터 방식[5, 6]과 저전압 트랜지스터 적층 방식[7, 8]이 있습니다. 전자는 추가 프리레귤레이터로 코어 레귤레이터용 내부 공급 전압을 제공합니다. 후자는 잘 설계된 적층 저전압 트랜지스터로 트랜지스터 단자 전압을 기술 한계 내로 유지합니다[7]. 하지만 이러한 방식들은 전압 헤드룸을 제한합니다. 본 논문에서는 자기 전원 기술(SPT)을 채택하여 광범위 전원 공급 범위를 달성합니다. 즉, 제안된 VR의 조절된 출력 전압으로 레귤레이션 루프의 대부분 코어 모듈에 전원을 공급합니다[9]. 추가 회로 없이 SPT로 VR 성능을 향상시키고 고전압 소자 수를 줄일 수 있습니다.

SPT를 사용하면 오차 증폭기(EA)의 제1 이득 단이 제안된 VR의 조절된 출력 전압으로 구동됩니다. EA의 제2 단을 신중하게 설계하면 입력 전압의 고주파 노이즈가 EA 출력 전압에 미치는 영향을 최소화할 수 있습니다. 또한 본 논문에서는 N형 파워 트랜지스터 아키텍처를 채택하여 제안된 레귤레이터가 높은 PSR과 우수한 노이즈 성능을 갖도록 했습니다[10-15].

빠른 과도 응답은 VR 성능을 측정하는 중요한 지표로[16-20], 보통 추가 속업 루프로 달성합니다[21]. 본 논문에서는 동적 부하 기술(DLT)로 과도 응답 향상을 구현합니다. 과도 응답 과정에서 DLT는 부하 조건에 따라 대응하는 추가 전류를 동적 부하로 도입하여 조절된 출력 전압의 오버슈트와 언더슈트를 억제합니다[9].

DLT의 도움으로 추가 부하 전류가 비지배 극점 위치의 변동을 줄여주므로 넓은 부하 범위에서 루프 안정성이 강화됩니다. 루프 안정을 위해 밀러 보상과 널링 저항을 사용하여 저주파 극점과 추가 영점을 생성해 출력 극점을 보상합니다. 또한 출력 커패시터와 직렬인 저항이 파워 트랜지스터의 기생 게이트 커패시턴스로 인한 극점을 보상하는 또 다른 영점을 도입합니다[6, 9, 22, 23].

마지막으로 임베디드 전류 제한 루프를 설계하여 과전류 손상을 방지하고 제안된 VR의 신뢰성을 향상시켰습니다[9, 24-27].

본 논문 구조는 다음과 같습니다. '방법' 섹션에서 제안된 VR의 원리와 메커니즘을 설명하며, 과전류 보호(OCP) 회로, DLT 및 과도 응답 향상 회로, 안정성 향상 방법, PSR 분석을 포함합니다. 성능 결과와 기존 문헌과의 비교는 '결과 및 논의' 섹션에, 결론은 '결론' 섹션에 기술합니다.

방법

제안된 VR의 상세 회로는 그림 1에 나타냈습니다. 표준 저전압 MOS 트랜지스터, 고전압 트랜지스터, BJT, N형 디플리션 LDMOS(측방 확산 MOS) 트랜지스터, 다이오드는 각각 M_n, HV_n, Q_n, DN_n, D_n으로 표기하며, n은 관련 소자의 순번입니다.

제안된 VR은 주로 전류 바이어스, OCP, DLT, EA, 출력 단의 5개 서브 모듈로 구성됩니다. 전류 바이어스 회로는 전체 레귤레이터 시스템에 바이어스 전류를 공급합니다[12, 14]. 기준 전압은 다양한 방식으로 생성 가능하며[1], 상세 회로는 여기 생략합니다. 임베디드 전류 제한 루프는 OCP 회로로 기능하여 부하 전류를 설정값으로 제한합니다. DLT로 구현된 과도 응답 향상 회로는 과도 과정에서 부하 전류에 적응적으로 변화하는 전류를 도입해 오버슈트와 언더슈트를 억제합니다. 음성 피드백 조절 루프는 EA와 출력 파워 단으로 형성되어 출력 전압을 조절합니다. 출력 전압 V_OUT과 피드백 전압 V_FB이 목표값보다 낮다고 가정하면, 조절 루프의 도움으로 파워 트랜지스터 DN1의 게이트 전압이 상승하여 출력 전압을 높이고, 반대의 경우도 마찬가지입니다. 최종적으로 출력 전압은 다음 식으로 안정화됩니다.

V_OUT ≈ V₁ = V_REF(R_f1 + R_f2)/R_f2 (1)

그림 1에서 제안된 VR의 출력 전압이 EA의 제1 이득 단에도 전원을 공급함을 알 수 있으며, 이를 SPT라 부릅니다. 이 전원 다중화 기술로 조절 루프의 대부분 소자를 저전압 소자로 구현할 수 있습니다. 고전압 소자와 비교해 저전압 소자는 더 높은 성능, 낮은 비용, 작은 면적을 가지므로 제안된 조절 루프가 더 쉽게 우수한 조절 능력을 달성할 수 있습니다. EA의 제2 단에서는 Q3, Q4를 추가하여 접지 공급 레일을 높임으로써 M7의 드레인-소스 전압 V_{DS_M7}을 제한합니다. 즉, Q3와 Q4가 M7에 큰 전압 스트레스가 가해지는 것을 방지합니다.

단순화를 위해 후속 분석에서는 간소화된 회로로 혁신 아이디어를 설명합니다.

제안된 OCP 회로

그림 2는 제안된 OCP 회로를 보여줍니다. 제안된 전류 제한 루프는 다양한 부하 조건에 따라 자동으로 동작 모드를 변경합니다. 제안된 VR의 최대 전류는 과부하 발생 시 파워 트랜지스터의 게이트 전압을 낮춤으로써 제한됩니다.

제안된 OCP 메커니즘은 다음과 같습니다. 샘플링 트랜지스터 DN2가 DN1을 흐르는 전류를 비례적으로 감지하는데, 이는 부하 전류 I_Load와 거의 같습니다. 이로 인해 R_S1 양단의 전압 강하 V_RS1이 부하 전류 레벨을 반영합니다. V_RS1이 QS1의 턴온 전압에 도달하면 HV8과 HV9가 전류 미러를 형성하여 EA 제2 단에서 전류를 바이패스합니다. 그러면 DN1의 게이트 전압이 낮아져 부하 전류를 설정값으로 제한하며, 이는 다음과 같이 표현됩니다.

I_Load ≤ N × (V_EB(QS1)/R_S1) (2)

여기서 N은 DN1과 DN2의 크기 비율입니다. Q5와 HV6의 목적은 HV7에 적절한 바이어스 전압을 제공하여 QS1을 과전압 상태로부터 보호하는 것입니다.

제안된 OCP에는 임베디드 음성 피드백 루프가 있습니다. 이 전류 제한 루프의 루프 이득 T와 지배 극점 p_dominant는 다음과 같습니다.

T = g_{m_DN2} R_S1 g_{m_QS1} R_{gate_OC} (3)

p_dominant = 1/(R_{gate_OC} C_gate) (4)

여기서 g_{m_DN2}와 g_{m_QS1}은 각각 DN2와 QS1의 트랜스컨덕턴스입니다. R_{gate_OC} ≈ (g_{m_HV10} r_{o_HV10} r_{o_M10}) || r_{o_M7} || r_{o_HV9}, C_gate ≈ C_{gs_DN1}은 과전류 발생 시 파워 트랜지스터 DN1 게이트 노드의 등가 출력 저항과 커패시턴스입니다. 제안된 VR이 과전류 없이 정상 동작할 때 HV9는 차단 영역에 있으므로, DN1 게이트 노드의 등가 출력 저항 R_gate는 [(g_{m_HV10} r_{o_HV10} r_{o_M10}) || r_{o_M7}]로 표현됩니다.

제안된 DLT 및 과도 응답 향상 회로

그림 3은 DLT를 이용한 과도 응답 향상 회로를 보여줍니다. 부하 전류는 V_{gs_DN1}에 비례하고 V_{sg_M9}에 반비례하므로, M9를 흐르는 전류는 경부하 조건에서 크고 중부하 조건에서 0에 가까워집니다. 따라서 부하 전류가 증가함에 따라 전체 출력 부하에 감소하는 전류가 도입됩니다. 이 방법으로 이 회로는 동적 부하와 동등해지며, 이는 조절 루프의 과도 응답 향상과 안정성 강화에 도움이 됩니다.

상세한 과도 응답 향상 동작 원리는 다음과 같습니다. 부하 전류가 갑자기 감소하면, 루프 조정 능력과 슬루 레이트 제한으로 인해 파워 트랜지스터 DN1을 흐르는 전류가 즉시 변하지 않습니다. 이 전류는 그림 4a의 노란 경로로 표시되며, 출력 전압 오버슈트를 유발하고 R_S2와 M9 양단 전압 강하를 증가시킵니다. 그러면 R_S2와 M9를 흐르는 추가 전류(그림 4a 파란 경로)가 조절된 출력에서 생성되어 원치 않는 노란 경로 전류를 상쇄합니다. 따라서 출력 전압 스파이크가 효과적으로 감소합니다.

그림 4b는 경부하에서 중부하로의 부하 전류 변화 경우를 보여주며, 조절된 출력에서 언더슈트가 발생한 후 R_S2와 M9를 흐르는 전류가 감소합니다. 이는 감소된 전류 부하를 제공하는 것과 동등하므로, 파워 트랜지스터 DN1을 흐르는 순 전류가 증가하여 언더슈트 전압 억제를 달성합니다.

M9를 과전류로부터 보호하기 위해 QS2와 D1을 추가했습니다. R_S2 양단 전압이 QS2 턴온 전압보다 크면 여분 전류가 QS2와 D1로 흐릅니다. M9의 최대 전류는 다음과 같이 설정됩니다.

I_{M9_max} ≤ (V_{BE_QS2}/R_S2) (5)

D1의 목적은 QS2가 역증폭 영역으로 떨어져 역전류가 흐르는 비정상 상태를 방지하는 것입니다.

제안된 VR의 안정성 향상

그림 5에 보듯 제어 루프에는 세 극점 ω_p1, ω_p2, ω_p3와 두 영점 ω_z1, ω_z2가 있으며, 제안된 VR의 루프 이득은 다음과 같습니다.

A_Vloop = A_Oβ (6)

여기서 A_O는 VR의 개루프 이득, β는 피드백 계수입니다.

A_O = A_CD0 A_E0 (1+s/ω_Z1)(1+s/ω_Z2) / (1+s/ω_P1)(1+s/ω_P3)(1+s/ω_P2) (7)

β = R_F2/(R_F1+R_F2) (8)

여기서 A_CD0 ≈ 1은 전압 팔로워로 동작하는 파워 단의 저주파 이득이고, A_E0는 EA의 저주파 이득입니다.

A_E0 = g_{m_Q1} (r_{o_M4}|| r_{o_M6}) g_{m_M7} R_gate (9)

밀러 효과와 DN1 게이트 노드의 기생 커패시턴스를 고려하면 극점과 영점은 다음과 같습니다[13].

ω_p1 = 1/[g_{m_M7} R_gate C_c × (r_{o_M4}|| r_{o_M6})] (10)

ω_p2 = g_{m_M7}/C_gate (11)

ω_p3 = 1/{[R_L|| (g_{m_DN1}⁻¹ || R_DLT + R₀)] C_OUT} (12)

ω_z1 = 1/[C_c (R_c - 1/g_{m_M7})] (13)

ω_z2 = 1/[(R₀|| R_L) C_OUT] (14)

여기서 R_DLT는 과도 응답 향상 회로의 등가 저항, C_OUT은 제안된 VR의 출력 커패시터입니다.

보상 커패시터 C_C가 밀러 효과로 노드 p1에서 (g_{m_M7} R_gate) 배 확대되므로 극점 ω_p1이 지배 극점입니다. 제2 극점은 ω_p3여야 하는데, C_OUT이 보통 수 마이크로패럿 범위이기 때문입니다. 기생 커패시터 C_gate가 상대적으로 크지만, 여전히 노드 p1의 등가 커패시턴스와 출력 커패시터보다 작습니다. 게다가 노드 p2의 저항은 1/g_{m_M7}에 불과하므로 극점 ω_p2는 고주파에 위치합니다. 영점 ω_z1은 중주파 극점 ω_p3를 상쇄하기 위한 것입니다. 저항 R₀은 내부 기생 극점 ω_p2를 보상하는 영점 ω_z2를 생성합니다. R₀ 증가 시 제안된 VR의 안정성이 향상되지만, R₀은 부하 전류로 인한 전압 강하로 출력 전압 오차를 증가시킵니다. 따라서 출력 전압 정밀도와 루프 안정성 간의 좋은 트레이드오프를 위해 R₀을 적절한 값으로 설정해야 합니다.

DLT 없는 기존 전압 레귤레이터에서 출력 노드의 극점은 부하 전류 변화에 따른 파워 트랜지스터 트랜스컨덕턴스 변동으로 인해 다른 주파수에 위치합니다. 부하 전류 증가 시 파워 트랜지스터 트랜스컨덕턴스 g_{m_DN1}이 증가하므로 출력 극점이 고주파로 이동하는 반면 다른 영점과 극점은 같은 위치에 유지됩니다(그림 6a). 이는 시스템 주파수 보상을 더 어렵게 만들고 경부하 조건에서 과도 응답을 느리게 하며, 심각하면 시스템이 불안정해질 수 있습니다.

제안된 DLT 덕분에 제시된 VR은 다양한 부하에서 더 나은 안정성을 가집니다. 앞서 분석한 바와 같이, 동적 부하 회로를 흐르는 전류는 정상 상태에서 부하 전류 증가 시 감소하고 그 반대도 마찬가지입니다. 이 전류는 DN1이 제공하므로 더 넓은 부하 전류 범위에서 DN1의 트랜스컨덕턴스 변동을 억제할 수 있으며, 이는 제안된 DLT 사용으로 더 넓은 부하 범위에서 시스템 안정성과 대역폭 불변성에 도움이 됩니다. 제안된 VR의 주파수 응답은 그림 6b에 있으며, 빠른 과도 응답과 함께 안정성을 보장합니다.

출력 커패시터가 영점 ω_z2 위치를 설정합니다. 영점-극점을 적절히 배치하면 시스템이 다양한 C_OUT에서 더 나은 안정성을 가집니다.

제안된 VR의 PSR 분석

PSR은 전압 레귤레이터 성능을 측정하는 중요한 매개변수 중 하나로, 공급 전압에서 발생하는 고주파 리플과 노이즈에 대한 제거 능력을 의미합니다. Gupta[12]가 제안한 PSR 분석 방법을 채택했는데, 주 아이디어는 전체 레귤레이터 시스템을 전압 분배 모델로 단순화하는 것입니다. 그림 7에 보듯 V_dd에서 V_out으로 두 노이즈 경로가 있습니다: 경로 1은 파워 트랜지스터 DN1 드레인에서 V_out으로 직접 노이즈를 전달하고, 경로 2는 EA 제2 단에서 파워 트랜지스터 DN1 게이트로 전달됩니다. 경로 2의 효과는 다음과 같이 표현됩니다.

A_path2 ≈ r_{o_M7}/(g_{m_HV10} r_{o_HV10} r_{o_M10}) (15)

식 (15)에서 보듯 제안된 SPT와 캐스코드 전류 미러 구조 덕분에 A_path2는 매우 작습니다. 이로 인해 PSR 분석에서 경로 1의 영향이 지배적입니다.

제안된 VR의 단순화된 PSR 모델은 그림 8에 나타냈습니다. r_{o_DN1}은 노이즈 경로 1을 고려한 파워 트랜지스터 DN1의 출력 저항, 제어 전류원은 노이즈 경로 2에서 유래, Z_B는 R_F1, R_F2, R₀, C_OUT으로 구성되어 고주파에서 필터 역할을 하고, Z_{SH_FB}는 음성 피드백 루프 기능을 포함한 등가 임피던스입니다. Z_{SH_FB}는 다음과 같습니다.

Z_{SH_FB} = 1/[g_{m_DN1}(1+βA_E)] (16)

여기서 g_{m_DN1}은 파워 트랜지스터 DN1의 트랜스컨덕턴스입니다. 따라서 PSR 전달 함수는 다음과 같습니다.

PSR = V_out/V_dd = (1+g_{m_DN1} r_{o_DN1} A_path2)(Z_B||Z_{SH_FB})/(r_{o_DN1}+Z_B||Z_{SH_FB}) (17)

HV10의 고유 이득을 파워 트랜지스터 DN1보다 훨씬 크게 의도적으로 설정하면, g_{m_DN1} r_{o_DN1} A_path2 << 1을 달성할 수 있으며, 따라서 제어 전류원을 무시할 수 있습니다. PSR 식은 더 단순화되어 다음과 같습니다.

PSR ≈ (Z_B||Z_{SH_FB})/(r_{o_DN1}+Z_B||Z_{SH_FB}) (18)

Z_B와 Z_{SH_FB}가 주파수 변화에 따라 변하므로 PSR의 주파수 특성 분석이 필요합니다.

저주파

저주파에서 EA 이득은 매우 높고, C_OUT은 개방 회로로 처리할 수 있습니다. 따라서 Z_B >> Z_{SH_FB}이고 PSR은 다음과 같습니다.

PSR_LF ≈ 1/[g_{m_DN1} r_{o_DN1} (1+βA_E0)] (19)

중주파

루프 이득 감소로 중주파에서 Z_{SH_FB} 임피던스가 증가합니다. 이 단계에서 Z_{SH_FB}는 여전히 작으며, PSR은 주로 루프 이득에 영향을 받습니다. 식 (7)에 따라 PSR은 다음과 같습니다.

PSR_MF ≈ 1/[g_{m_DN1} r_{o_DN1} (1+βA_E0)] × (1+s/ω_p)/(1+s/[ω_p(1+βA_E0)]) (20)

식 (20)에서 보듯 단일 이득 주파수 내에서 주파수 증가에 따라 PSR이 나빠지고 출력 전압 노이즈가 더 심각해집니다.

고주파

주파수 증가로 Z_{SH_FB}가 커져 최종적으로 1/g_{m_DN1}에 가까워집니다. C_OUT 임피던스는 작아지지만 여전히 R₀보다 훨씬 큽니다. 따라서 R₀은 이전과 같이 생략 가능합니다. 고주파 PSR은 r_{o_DN1}과 1/g_{m_DN1}을 C_OUT과 병렬 연결한 것 사이의 전압 분배에 의존하며, 다음과 같이 표현됩니다.

PSR_HF ≈ 1/(g_{m_DN1} r_{o_DN1}) × 1/(1+s C_OUT/g_{m_DN1}) (21)

고주파에서 C_OUT의 필터링 특성 덕분에 출력 전압 노이즈를 크게 억제할 수 있습니다.

앞서 분석한 바와 같이, 제안된 VR의 전 주파수 대역 우수한 노이즈 내성은 세 가지 측면에서 보장됩니다. 첫째, 높은 루프 이득 채택; 둘째, SPT로 전원 공급 노이즈가 파워 트랜지스터 게이트에 미치는 영향 최소화; 셋째, 출력 커패시터 C_OUT이 필터링 특성으로 고주파 PSR 향상.

결과 및 논의

제안된 VR은 표준 0.35-μm BCD 공정으로 구현되었습니다. 제작된 레귤레이터의 칩 사진은 그림 9에 있으며, VR의 활성 코어 면적은 290 μm × 900 μm입니다.

제안된 VR의 조절된 출력 전압은 5 V이며, 전원 전압 범위는 5.5-30 V입니다. 출력 커패시터는 저비용 세라믹 커패시터를 사용하며, 용량은 100 nF에서 3.3 μF까지 설정 가능합니다.

그림 10은 100 nF와 3.3 μF 출력 커패시터에서 다양한 부하 조건 하의 제안된 VR 주파수 응답을 보여줍니다. 제안된 LDO는 넓은 출력 커패시터 값 범위에서 안정을 유지하며, 루프 주파수 응답 파형은 0-30 mA 부하 전류 사이에서 매우 작은 차이를 보입니다. 이는 앞서 분석한 제안된 DLT의 이점입니다.

0.1 μF 출력 커패시터에서의 PSR 검증 결과는 그림 11에 나타냈으며, 저주파에서 -110 dB, 10 MHz까지 -64 dB 이상의 PSR을 달성했습니다. 저주파에서 높은 루프 이득 덕분에 우수한 PSR을 보입니다. 단일 이득 주파수 내에서 지배 극점 ω_p로 인해 PSR이 나빠집니다. 출력 커패시터 C_OUT이 고주파에서 PSR 특성을 개선합니다. 이러한 결과는 앞서 분석한 내용과 일치하며, 제안된 VR이 전 주파수 대역에서 더 나은 PSR을 얻음을 보여줍니다.

제안된 VR의 선 레귤레이션 결과는 그림 12에 나타냈습니다. 5.5-30 V 입력 전압 범위에서 출력 전압은 73.53 μV만 변동하여 2.98 μV/V의 선 레귤레이션을 달성했습니다. 이는 제안된 SPT의 효과를 입증합니다.

그림 13은 다양한 부하 전류로 인한 출력 전압 과도 응답을 보여줍니다. 부하 전류가 0에서 18 mA, 28 mA, 32 mA로 변할 때 조절된 출력 전압의 스파이크와 딥은 각각 약 43 mV, 65 mV, 83 mV입니다. 이는 0.233 mV/mA의 부하 레귤레이션에 해당하며, 주로 넓은 출력 커패시턴스 범위에서의 안정성을 위한 R₀에 기인합니다.

측정된 OCP는 그림 14에 나타냈습니다. OCP 효과를 검증하기 위해 그림 14a에서 단락을 적용했습니다. 그림 14a에서 보듯 과전류 발생 시 출력 전압이 그라운드로 당겨지며, 제안된 VR의 출력 전류는 약 40 mA로 유지됩니다. 그림 14b는 과전류와 정상 부하 간의 과도 응답을 보여주며, 과부하 해제 시 제안된 VR이 자기 복구 능력을 가짐을 나타냅니다.

표 1은 제안된 LDO와 기존 발표된 LDO들의 성능 비교를 제공합니다. 비교 결과, 제안된 SPT 덕분에 이 LDO가 최고의 선 레귤레이션과 PSR을 가집니다. 더 진보된 공정으로 제작 시 활성 면적은 더욱 줄어들 것입니다.

표 2는 광범위 전원 공급 범위를 가진 LDO들에 초점을 맞춘 또 다른 성능 비교입니다. 제안된 DLT와 SPT 덕분에 이 작업은 다른 LDO들과 비교해 최고의 선 레귤레이션과 가장 넓은 전원 공급 범위를 가집니다. 추가 OCP 기능으로 이 작업이 더 경쟁력 있고 신뢰성 있습니다.

결론

DLT와 OCP를 갖춘 고안정성 SPT VR을 표준 0.35-μm BCD 공정으로 구현했습니다. SPT 덕분에 조절 루프의 대부분이 조절된 출력 전압으로 구동되며, 이는 안정성과 PSR 향상에 유리합니다. 제안된 DLT는 과도 응답과 안정성에 도움이 됩니다. 또한 임베디드 OCP 회로는 과부하나 단락으로부터 VR을 보호합니다. 제안된 VR의 선 레귤레이션은 VDD 5.5-30 V에서 2.98 μV/V(조절된 출력 전압 5 V), 부하 레귤레이션은 0-30 mA 부하 전류에서 0.233 mV/mA입니다. 제시된 과도 응답 향상 회로로 부하 전류 변화 시 오버슈트와 언더슈트 전압도 작습니다. 저주파 PSR은 -110 dB, 10 MHz까지 -64 dB 이상입니다. 넓은 출력 커패시터와 부하 전류 범위에서 높은 루프 안정성을 달성할 수 있어, 출력 커패시터와 부하 전류 변동 하에서 높은 성능과 신뢰성이 요구되는 응용에 적합합니다.

데이터 및 재료 가용성

본 연구 동안 생성되거나 분석된 모든 데이터는 이 게재된 논문에 포함되어 있습니다.

약어

VR:

전압 레귤레이터 (Voltage Regulator)

OCP:

과전류 보호 (Overcurrent Protection)

SPT:

자기 전원 기술 (Self-Power Technique)

PSR:

전원 공급 제거비 (Power Supply Rejection)

DLT:

동적 부하 기술 (Dynamic Load Technique)

EA:

오차 증폭기 (Error Amplifier)