80dB 다이나믹 레인지, 100MHz 대역폭 연속시간 ΔΣ 변조기(2.4GHz 클럭 속도)

요약

ΔΣ 변조기의 대역폭은 오버샘플링 비율 요구사항으로 인해 클럭 속도에 의해 제한된다. 나노스케일 CMOS 공정이 급속히 발전함에 따라 고주파 응용을 위한 넓은 대역폭과 높은 다이나믹 레인지의 연속시간 ΔΣ 변조기 설계가 가능해졌다. 본 논문은 단일 루프 피드포워드 토폴로지를 가진 3차 4비트 연속시간 ΔΣ 변조기를 제안한다. 이 변조기는 40nm CMOS 공정으로 설계되어 2.4GHz 클럭 속도에서 80dB 다이나믹 레인지와 100MHz 대역폭을 달성한다. 변조기는 1.2V 전원에서 69.7mW를 소비한다.

서론

셀룰러 표준 등 무선 통신 응용의 증가하는 수요에 힘입어 아날로그-디지털 변환기(ADC)는 더 높은 신호 대역폭(BW)과 다이나믹 레인지(DR)를 지원하도록 급속히 진화하고 있다. LTE-Advanced(LTE-A) 통신 표준의 BW 요구사항은 100MHz로 상승했다. 나이퀴스트 ADC, 일반적으로 파이프라인 ADC[1, 2]가 높은 BW로 인해 매크로 기지국에 사용되어 왔다. 그러나 열잡음 제한 스위치 입력 커패시터와 안티앨리어싱 필터를 구동하기 위한 필수 입력 버퍼가 상당한 전력 소비와 설계 복잡성을 야기한다. 게다가 파이프라인 ADC가 정확한 단간 이득에 의존하여 고이득 광대역 잔류 증폭기와 보정 기술을 결정하므로 복잡성과 전력 소모가 발생한다. ΔΣ ADC는 오버샘플링과 노이즈 성형 기술을 사용하여 높은 성능과 전력 효율로 알려져 있다. 그러나 오버샘플링 비율(OSR) 요구사항(일반적으로 16 이상[3-6])으로 인해 샘플링 주파수가 GHz 이상이 된다. 최근 나노스케일 CMOS 공정을 사용하여 50MHz BW를 초과하는 ΔΣ ADC가 제안되었는데, 이는 멀티-GHz 클럭 속도를 허용한다. 이전에는 고주파 ΔΣ ADC가 보통 연속시간(CT) 구현[3-9]을 이산시간(DT) 구현[10, 11] 대신 채택했다. 후자는 스위치 커패시터 회로로 구현되며 정확도가 커패시터 매칭에 의존하므로 공정 변동 하에서 견고한 동작을 제공한다. 게다가 커패시터와 스위치의 시간 상수가 충분히 작아 클럭 지터에 대한 우수한 면역성을 제공한다. 그러나 샘플링 동작이 변조기 전에 실행되므로 안티앨리어싱 필터가 필요하다. 반면 단계에서의 안정성을 보장하기 위한 정착 요구사항으로 인해 DT 변조기의 연산 증폭기는 CT 변조기보다 더 넓은 단위 이득 대역폭(UGBW)으로 구현된다. 요약하면 DT 변조기는 높은 정확도를 제공하지만 좁은 신호[10, 11]를 가지며 스마트 센서, 생체 의료 영상 같은 계측 응용에 널리 사용된다. 반면 비교 가능한 복잡성과 전력 소비로 고주파 응용을 위한 CT 변조기 설계에 더 광범위한 노력이 기울여져 왔다.

주어진 공정에서 더 높은 BW라는 까다로운 설계 목표는 공정 제한 클럭 속도로 인해 낮은 OSR을 결정한다. 충분한 DR을 달성하기 위해 루프 필터 캐스케이드로 관례적으로 수행되는 공격적인 노이즈 성형(일반적으로 이전 작업에서 3 이상과 같거나 큼)이 필요하며 이는 노이즈 전달 함수 차수로 구현된다. 그러나 증가된 루프 필터 차수는 전력 소비, 불안정성, 설계 복잡성을 야기한다. 다단계 노이즈 성형(MASH) 아키텍처[6, 8]는 피드백 경로 없이 캐스케이드된 저차 로컬 ΔΣ 변조기로 구현되어 안정성 문제를 완화하지만 미스매치 민감성이 있다. 또한 다중 비트 양자화기를 가진 변조기는 비교기 양의 기하급수적 증가로 조건부 높은 DR을 얻는다.

본 논문은 40nm CMOS에서 100MHz BW에 걸쳐 80dB DR을 69.7mW 소비로 달성하는 CT 변조기를 설명한다. 본 논문은 다음과 같이 구성된다. '방법' 섹션에서 변조기 토폴로지와 회로 구현을 설명한다. '결과 및 논의' 섹션에서 시뮬레이션 결과를 보이고, '결론' 섹션에서 이 작업의 요약을 제공한다.

방법

그림 1은 단순화를 위해 단일 종단 구조로 된 제안된 3차 CT ΔΣ 변조기의 전체 개략도를 보여준다. 3차 노이즈 성형은 DR과 루프 안정성 사이의 훌륭한 타협점을 제공한다. 제안된 변조기는 12 OSR로 2.4GHz 샘플링 속도를 가진다. 100MHz BW를 초과하는 ΔΣ 변조기에서 상대적으로 높은 OSR은 높은 DR을 보장한다. 변조기는 세 개의 RC 적분기, 4비트 양자화기, 4비트 전류 조향 DAC를 포함한다. 적분기는 높은 에너지 효율을 위한 혁신적인 저전력 소모 피드포워드 증폭기로 구현된다. 피드백 DAC는 양자화기의 메타스테이빌리티 요구사항을 완화하기 위해 반 샘플링 주기 지속 시간의 추가 지연을 가진다. 양자화기에 의해 직접 구동되는 수동 가산기에 의한 빠른 피드백 경로가 초과 루프 지연(ELD) 보상을 실현한다. 피드포워드 토폴로지는 대역외 신호 전달 함수를 희생하여 전력 효율을 위해 채택되었다.

단일 루프 3차 4비트 CT ΔΣ 변조기의 전체 개략도(피드포워드 토폴로지)

증폭기 설계

ΔΣ 변조기에서 원하는 노이즈 전달 함수를 보장하기 위해 높은 증폭기 이득이 필요하다. 그러나 멀티-GHz 클럭 속도를 달성하기 위해 사용되는 나노스케일 기술은 낮은 고유 이득을 겪는다. 따라서 그림 2와 같이 충분한 직류 이득을 구현하기 위해 3단 증폭기를 채택했다. 피드포워드 토폴로지와 밀러 보상을 결합하여 단위 이득 대역폭 감소 없이 위상 마진을 개선했다. 피드포워드 증폭기는 적절한 UGBW와 위상 마진(PM)으로 높은 이득을 달성하는 인기 있는 해결책 중 하나였다. 피드포워드 경로에 의해 발생한 좌반평면 제로는 극의 부정적 위상 이동을 효과적으로 상쇄한다고 가정된다. 이는 피드포워드 경로의 증폭기 높은 트랜스컨덕턴스를 요구하며 상당한 전력을 소모한다. 바이어스 전류 재사용의 유리한 방식은 전력을 절약하지만 g_m 값을 제한한다. 불충분한 g_m은 일반적으로 UGBW를 넘어선 제로를 야기하여 적절한 위상 마진을 제공할 수 없다. 밀러 보상 커패시터와 널링 저항을 추가하여 전체 UGBW 아래에 최적화된 제로를 제공한다.

밀러 보상을 갖춘 제안된 3단 피드포워드 증폭기 토폴로지

그림 3은 제1 적분기에 사용된 증폭기의 트랜지스터 레벨 개략도를 보여준다. 트랜지스터 M_1-4가 증폭기의 입력 단을 형성하고, 트랜지스터 M_9,10과 M_13,14가 각각 제2단과 제3단을 형성한다. 트랜지스터 M_5-8과 M_11,12는 제2단 및 제3단 증폭기와 바이어스 전류를 공유하면서 입력과 출력 사이에 두 개의 고속 피드포워드 경로를 생성한다. 제1단 출력 공통 모드(CM)는 로컬에서 고정된다. 제2단과 제3단 출력 CM은 CMFB 증폭기, M_7,8과 M_13,14를 가로지르는 제2단 피드백 경로로 고정된다. 그림 4a는 제1 적분기 증폭기의 모든 부하를 포함한 레이아웃 후 시뮬레이션 개루프 응답을 보여주며 그림 4b는 폐루프 응답을 보여준다. 제1 적분기는 모든 부하 효과 하에서 3.6GHz UGBW와 57.8° PM을 달성하며 1.2V 전원에서 10.5mW를 소비한다. 제2 및 제3 적분기는 동일한 토폴로지를 채택하지만 스케일된 바이어스 전류로 각각 4.7, 3.3GHz UGBW와 58.0°, 57.8° PM을 달성하며 4.3, 17.3mW를 소비한다.

증폭기 트랜지스터 레벨 회로도

제1 적분기 증폭기의 레이아웃 후 시뮬레이션 결과. a 개루프 AC 응답; b 폐루프 AC 응답

양자화기 및 DAC

그림 5에 보인 양자화기와 DAC 개략도에서 각각 16개 단위 셀로 구성된다. 양자화기는 17탭 저항 래더로부터 생성된 16레벨 인코더를 가진 4비트 플래시 ADC로 구현된다. ELD에 의해 반 샘플링 주기 미만으로 동작 지속 시간이 요구되는 양자화기는 최대 BW의 한계로서 핵심 블록이다.

양자화기와 DAC의 간소화된 개략도

고속 플래시 ADC를 구현하기 위해 프리앰프 단계, 다이내믹 비교기 단계, 대칭 셋-리셋(SR) 래치[12]로 구성된 3단 비교기 아키텍처를 채택했는데, 이는 그림 6에 도시되어 있다. 입력 추천 오프셋 감소를 위한 프리앰프는 출력을 가로지르는 리셋 스위치로 빠른 회복을 가능하게 하는 두 개의 저항 부하 차동 쌍이다. 기존 다이내믹 비교기와 달리 차동 쌍과 크로스 커플드 인버터가 두 부분으로 분할되어 모든 전류 경로의 트랜지스터 양을 최소화하여 저전압 전원에 적합하다. 클럭이 하이 레벨로 전환되면 다이내믹 비교기가 입력 의존적 비교 결정을 시작한다. 그런 다음 클럭이 하이에서 로우로 복귀하면 각 다이내믹 비교기의 두 출력이 모두 0으로 리셋되어 대칭 SR 래치의 재생성과 래칭을 트리거한다. 각 분기에 하나의 트랜지스터만 활성화되므로 대칭 SR 래치 구조는 강한 부하 구동 능력을 이끈다. 이는 상당한 스위치 오프 속도와 낮은 전력 소비로 작은 트랜지스터 크기를 허용한다. 또한 두 출력 신호의 동일한 지연을 초래한다. DAC 단위 앞의 D 래치는 클럭 신호 레벨에 대해 로우 레벨 감지식으로 반 ELD 지속 시간을 보장한다. 전류 조향 DAC 단위의 트랜지스터 레벨 회로는 그림 7에 보인다.

제안된 양자화기의 단위 요소 트랜지스터 레벨 회로

PMOS 전류 조향 DAC 단위 요소

결과 및 논의

시제품 ΔΣ 변조기는 40nm CMOS 공정으로 제작되었다. 10.2MHz에서 입력 진폭에 따른 SNR과 SDNR의 레이아웃 후 시뮬레이션 결과가 그림 8에 보인 바와 같이 80dB DR이 달성되었다. 그림 9와 10은 각각 10.2MHz와 97MHz에서 -3.52dBF 단일 톤 입력에 대한 시뮬레이션 스펙트럼을 보여주는데, 0dBF는 2.4Vpp 변조기 풀 스케일에 해당한다. SNDR은 각각 77.47dB와 76.53dB이다. 그림 11에 보인 소비 분석과 같이 변조기는 69.7mW 전력을 소비한다. 적분기, 양자화기, DAC가 각각 32.1mW, 25.4mW, 6.2mW를 소비한다. 클럭 버퍼, 전류 바이어스, 전압 레퍼런스 등 기타 전류로 6.0mW 전력이 소비된다. 변조기는 DR 기반으로 171.6dB의 Schreier FOM을 달성한다. 표 1은 이 작업을 여러 선행 출판 작업과 비교한다. 제안된 변조기는 최고 FOM으로 넓은 BW를 달성한다.

10.2MHz 입력으로 입력 신호 진폭에 따른 레이아웃 후 시뮬레이션 SNR과 SNDR

10.2MHz 단일 톤 입력에 대한 레이아웃 후 시뮬레이션 스펙트럼

97MHz 단일 톤 입력에 대한 레이아웃 후 시뮬레이션 스펙트럼

레이아웃 후 시뮬레이션 전력 소비 분석

결론

본 연구에서 단일 루프 피드포워드 토폴로지를 가진 3차 4비트 CT ΔΣ 변조기를 제안했다. 이 변조기는 40nm CMOS 공정으로 설계되어 2.4GHz 클럭 속도에서 100MHz BW에 걸쳐 80dB DR을 달성한다. 저전력 소모 증폭기 구조가 높은 에너지 효율을 이끌며, 변조기는 1.2V 전원에서 69.7mW를 소비하고 171.6dB의 Schreier FOM을 달성한다.

데이터 및 재료 가용성

본 연구에서 생성되거나 분석된 모든 데이터는 이 게재된 논문에 포함되어 있다.

약어

ADC:

아날로그-디지털 변환기

BW:

대역폭

CT:

연속시간

DR:

다이나믹 레인지

DT:

이산시간

ELD:

초과 루프 지연

LTE-A:

Long-Term-Evolution Advanced

OSR:

오버샘플링 비율

PM:

위상 마진

UGBW:

단위 이득 대역폭