고밀도 FDR 상호연결 스위치 보드: 설계 및 구현

요즘 고속 직렬 전송 적용 고성능 컴퓨터 상호연결 네트워크 전송 속도가 1차 SDR(단일 데이터 레이트, 2.5Gb/s), DDR(더블 데이터 레이트, 5Gb/s), QDR(쿼드 데이터 레이트, 10Gb/s)에서 4세대 FDR(Fourteen Data Rate, 14Gb/s)로 발전했습니다. 인터넷 형성에 필수적인 상호연결 및 스위치 보드, 인터페이스 카드 PCB(인쇄 회로 기기) 설계가 FDR 고속 고주파 분야에 진입했습니다. FDR 신호 라이징 타임이 10ps 수준으로 급격히 줄어들면서 감쇠, 크로스토크, 반사, 전자파 간섭 등 신호 무결성 문제가 기능 구현 가능성과 신뢰성 동작을 결정하는 핵심 특징이 되었습니다. FDR 상호연결 칩의 다중 포트, 다중 채널, 다중 전원 카테고리, 고에너지 소비 특성으로 인해 단일 상호연결 보드에 여러 상호연결 칩을 통합하여 처리율을 높여야 합니다. 제한된 보드 공간에서 부품 레이아웃과 방열, 고밀도 라우팅, 보드 후면 장거리 전송, 모든 신호 무결성 요구사항을 충족해야 하는 동시에 PCB 설계 기간, 제조 기술 한계, 비용 통제도 고려해야 합니다. 따라서 설계 구현과 시뮬레이션 검증이 극히 어렵습니다. FDR 상호연결 및 스위치 보드 PCB 설계 사례를 기반으로 기판 재료 선택, 적층 설계, 라우팅 규칙, 간섭 방지 설계 측면에서 최적화 방법을 제시하여 FDR 고속 PCB 설계 과정에서 모든 신호 무결성 문제를 해결하고자 합니다.

감쇠 특성과 기판 재료 선택

FDR 고주파 신호에서 전송선 손실은 신호 무결성 문제입니다. FDR 신호가 송신 단자에서 수신 단자로 상호연결 채널을 따라 전송될 때 고주파 감쇠가 저주파 감쇠보다 훨씬 커서 수신 단자 도착 신호 파형에 심각한 변형이 발생합니다. 변형은 주로 두 측면: 신호 전압 스윙이 크게 감소, 신호 라이징 에지 열화. 전자는 신호 전송 거리 제한, 후자는 부호 간 간섭 유발. 전송선 손실 A는 도체 손실 A_cond와 유전체 손실 A_diel 합으로 볼 수 있습니다(수식 1): A = A_diel + A_cond.

도체 손실은 신호 경로와 복귀 경로 사이 구리 도체 직렬 저항으로 인한 손실. 고주파 상황에서 스킨 효과로 전류가 주변 구리 도체 표면 흐름. 구리 도체 등가 직렬 저항 증가로 도체 손실이 주파수 증가와 함께 상승하며 주파수 제곱근에 양의 비례(수식 2): .

유전체 손실은 기판 재료 매질에서 발생하는 손실로 주로 재료 속성 결정, 기하학적 구조(도체 폭 등)와 무관, 주파수에 양의 비례(수식 3): .

수식 (2) 기반, 선폭 증가는 도체 손실 감소 가능. 그러나 실제 PCB 설계에서 핀 간격, 보드, 신호 레이어 수, 임피던스 제한으로 도체 폭을 무한히 넓힐 수 없음. FDR 설계에서 일반적인 도체 폭/간격/폭은 보통 7mil/7mil/7mil 또는 8mil/10mil/8mil. 도체 폭이 같을 때 도체 손실은 도체 길이에 양의 비례, 재료와 무관. 따라서 전체 전송 손실 감소 위해 유전체 손실만 고려하면 됨. 수식 (3) 기반, 유전체 손실은 손실 탄젠트와 비례, 작은 손실 탄젠트 적용이 유전체 손실 감소에 도움, 전체 전송 손실 감소 유도.

표 1은 세 가지 일반 고속 보드 재료 속성 파라미터와 전송 속도 14Gb/s, 도체 폭 8mil, 임피던스 50Ω 조건에서 수식 (1), (2), (3) 계산 손실 값 나열.

전송 속도 14Gb/s, 전송 길이 30inch 조건에서 Nelco4000-13SI 전체 전송 손실 약 14dB, 일반적인 FDR 칩 견딜 수 있는 전압 스윙 감쇠 20~25dB 범위. 따라서 이 보드 재료는 30inch 미만 전송 거리의 FDR 상호연결 스위치 보드 설계에 적용 가능. 그러나 FR4 전체 전송 감쇠 약 27dB로 FDR 장거리 설계 적용 불가, 단거리 전송 FDR 상호연결 인터페이스 카드는 FR4 선택으로 비용 절감 가능. Megtron6는 전체 전송 감쇠 최소이나 최고 비용, FDR 적용 시 시스템 아키텍처 비용 증가. 결론적으로 고주파 PCB에서 보드 재료는 기초, 재료 선택이 신호 전송 거리 결정.

레이아웃 및 적층 설계

PCB 설계에서 회로 기판 구조와 적층 먼저 고려. 보통 회로 기판 패턴과 형태 결정됨. 적층 수 결정은 신호 주파수, 회로 기판 핀 밀도, PCB 제조 비용, 제조 기간, 신뢰성 요구사항에 따름. FDR 상호연결 스위치 보드는 고주파 고밀도로 다층 보드 적용이 간섭 감소 필수 단계. 또한 적층 수 결정이 중요.

FDR 상호연결 칩에 24개 포트, 각 포트 8개 Tx 채널, 8개 Rx 채널, 상호 결합 동작 방식. FDR 상호연결 보드에 6개 상호연결 칩, 3개 다운링크 칩 적용, 32개 포트 백보드 커넥터 통해 접근. 3개 업링크 칩이 QSFP(쿼드 스몰 폼팩터 플러거블) 광섬유 통해 21개 포트 접근. 업링크 칩과 다운링크 칩이 4개 포트로 상호 연결(그림 1).

FDR은 50mm×50mm 영역, 1157핀, 1.0mm 간격 BGA 패키지, Tx/Rx 포트 P/N 핀이 3개 동심원 따라 분포. 이론적으로 3개 신호 레이어로 BGA 모든 포트 핀 인출 가능. 다음 두 요소 고려 시 2개 신호 레이어로 동심원 그룹 핀 접근 가능:
a. 간격 제한으로 차동선 라인 폭/간격/폭 4mil/4mil/4mil, BGA 밖으로 나오며 8mil/10mil/8mil로 확장, 차동선 쌍 사이 거리 50mil 이상 필요. 따라서 차동선 쌍 하나당 2mm 폭 차지, 최대 밀도 에지 48개 신호 쌍. 이 방법 구현 어렵.
b. BGA 핀 간격 1mm. 신호 레이어 하나로 동심원 그룹 신호 인출 시 BGA 하부 차동선 쌍 간격 14mil로 필요 50mil 크게 미달. 최대 평행 라우팅 길이 20mm로 크로스토크 발생.

위 부정적 요소 회피 위해 2개 신호 레이어로 동심원 그룹 신호 인출, 각 신호 레이어 차동 신호 50밀 간격으로 BGA 밖으로 인출. 따라서 FDR 상호연결 보드에 최소 6개 레이어 필요로 모든 차동 신호 BGA 밖으로 인출. 보드 연결성과 라우팅 양, 교환 커플링 커패시터 충분한 보드 표면 고려 시 8개 내부 신호, 22층 적층 적용.

크로스토크 분석 및 저감 조치

크로스토크는 고속 고밀도 회로 설계에서 최우선 고려사항. 가해선 전압 전류 변화 시 가해선과 피해선 사이 상호 커패시턴스와 상호 인덕턴스로 전자기 결합 발생. 피해선을 따라 송신 단자 방향 크로스토크 근단 크로스토크, 수신 단자 방향 원단 크로스토크. 일반적으로 피해선 전체 노이즈 전압은 신호 전압 5% 미만 제어. 단일 에지 가해선 크로스토크 예산 1% 이내 제어 권장, 피해선 양측 다른 가해선과 노이즈 소스 고려.

크로스토크 저감 핵심 포인트:
a. 가해선과 피해선 간격 확대, 평행 라우팅 길이 감소.
b. 통합 그라운드를 신호 복귀 경로로 적용. 경험 법칙: 50Ω 스트립라인에서 간격이 라인 폭 3배면 근단 크로스토크 약 0.5%. 50Ω 마이크로스트립라인에서 간격 라인 폭 3배면 근단 크로스토크 약 1%. 스트립라인이나 완전 매립 마이크로스트립라인 원단 크로스토크 거의 0. 마이크로스트립 전송선 원단 크로스토크 극성 음수, 크기 상대적 큼(유도 결합 영향이 용량 결합보다 큼).

• 간격 라우팅

이 설계에서 고속 차동선 차동 임피던스 100Ω. Si9000 필드 솔버 기준 라인 폭/간격/라인 폭 8mil/10mil/8mil 계산. 라인 폭 넓을수록 감쇠 작고 10mil 간격은 100Ω 차동 임피던스 유지. 이 차동선 BGA 칩 영역 외부 적용. 크로스토크 감소를 위해 두 차동선 쌍 사이 간격 80mil 이상. 본문 상호연결 칩 핀 간격 1mm, BGA 스루홀 크기 제한으로 BGA 칩 영역 내 차동선 라인 폭/간격/라인 폭 4mil/4mil/4mil. 이 차동선 차동 임피던스도 100Ω이나 리드 손실 큼. BGA 칩 영역 진입 즉시 4mil/4mil/4mil 차동선 8mil/10mil/8mil로 변환 필요. 크로스토크 감소를 위해 BGA 칩 영역 4mil/4mil/4mil 차동선 간격 라우팅 적용으로 두 차동선 쌍 사이 간격 50mil 이상 보장(그림 2).

• 차동 홀

이 설계에서 표면 레이어 교환 커플링 커패시턴스 연결 위해 전용 차동 홀 설정. 차동 홀 옆에 그라운드 홀 배치하여 복귀 경로 백플로 채널 제공. 4개 그라운드 홀 설계 최적 효과, 보드 면적 제한 시 2개 그라운드 홀도 적용 가능. 또한 백 드릴링, 내부 패드 제거 등 조치로 차동 홀 임피던스 변화 감소시켜 크로스토크와 반사 감소.

• Tx와 Rx 동일 레이어 라우팅 방지

크로스토크 감소를 위해 Tx 차동선과 Rx 차동선 다른 레이어 라우팅. Tx는 차동선 소스 단자, Rx는 수신 단자. 동일 레이어 라우팅 필수 시 간격 5mm 이상으로 안전성 확보.

• 20H 규칙

고주파 고속 PCB 회로에서 RF 에너지가 전원 레이어와 그라운드 레이어에 결합되어 전원-그라운드 간 에지 자기 누설 플럭스 발생. 무선 RF 에너지가 자유 공간으로 복사 가능. 20H 규칙: 보드에 고속 전류 있으면 연관 전자기장 존재. 본문 설계에서 모든 라우팅과 보드 에지 거리 최소 라인 폭 20배, 고속 차동 홀과 전원 플레인 컷오프 선 거리 최소 5mm.

• 표면 레이어 라우팅

고주파 PCB 설계에서 마이크로스트립라인과 스트립라인 사이 상대적으로 큰 원단 크로스토크 고려, 고속 차동선 표면 레이어 라우팅 금지. 본문 설계에서 제조 공정 제한으로 최대 8개 내부 라우팅 레이어 필요. 또한 상호연결 칩 단자 배열 제한으로 내부 레이어만으로 연결 보드 내 6개 칩 간 상호연결 차동선 연결 구현 불가.

참고 자료
• HDI에 대해 반드시 알아야 할 것들
• 고밀도 패키징 기술 역사
• 성공적인 HDI PCB 설계 3가지 열쇠
• HDI 인쇄 회로 기판 장점
• PCBCart 풀 피처 PCB 제조 서비스 - 다양한 부가 가치 옵션
• PCBCart 고급 PCB 조립 서비스 - 1개부터 시작