10nm 칩용 에어 스페이서

이것은 IEDM 2016에서 IBM 특집 논문에 대한 4부작 시리즈 중 세 번째입니다.

연례 국제 전자 장치 회의(International Electron Devices Meeting)는 "반도체 및 전자 장치 기술, 설계, 제조, 물리학 및 모델링 분야의 기술 혁신을 보고하기 위한 세계 최고의 포럼"입니다. 그래서 IBM 연구원들은 스캐닝 프로브 온도계, 10나노미터 칩용 에어 스페이서, 7nm 칩을 가져왔고 실리콘에 뒤지지 않기 위해 탄소 나노튜브도 가져왔습니다. IBM 직원과 많은 파트너가 작성한 이 문서와 프레젠테이션은 이번 주 샌프란시스코에서 열리는 컨퍼런스에 참가할 예정입니다.

IEDM은 무어의 법칙을 확장하고 새로운 아키텍처를 구축하며 이를 넘어서기 위해 새로운 재료를 사용하는 등 컴퓨팅의 재구상을 보여주는 컨퍼런스의 가장 좋은 사례로 4개의 IBM 논문을 소개합니다. 다음은 이 논문들과 그 연구의 이면에 있는 과학자들에 대해 자세히 살펴보겠습니다. 3부는 IBM Research의 선임 기술 직원이자 마스터 발명가인 Dr. Kangguo Cheng이 작성한 "10nm FinFET CMOS 및 그 이상을 위한 에어 스페이서"에 관한 것입니다.

오늘날 14nm 노드 칩을 제조할 수 있지만 다음 노드로 도약하는 데는 여전히 중요한 과제가 남아 있습니다. 트랜지스터가 작아지면 기생 커패시턴스(원하지 않는 전하)로 인해 두 가지 문제가 발생합니다. 트랜지스터 간의 신호 스위칭은 느려지고 전력 소비는 증가합니다. IBM Albany Nanotech Center의 Cheng과 그의 팀은 10nm 트랜지스터에서 공기를 절연체로 사용하는 방법을 탐구했습니다. 그들의 에어 스페이서는 트랜지스터 레벨에서 커패시턴스를 최대 25%까지 감소시키는 것으로 나타났으며 링 발진기 테스트 회로에서 커패시턴스를 최대 15%까지 감소시키는 것으로 나타났습니다.

트랜지스터에는 채널, 채널 양 끝에 있는 2개의 저장소(소위 소스 및 드레인), 트랜지스터를 켜거나 끄기 위해 채널을 제어하는 ​​게이트의 4가지 필수 요소가 있습니다. 접점(금속 합금)은 소스, 드레인 및 게이트를 트랜지스터 위의 와이어에 연결한 다음 연결하여 나머지 회로를 완성하는 데 사용됩니다. 트랜지스터가 점점 작아지고 서로 가까워지면서 트랜지스터 접점 사이의 간격도 작아집니다. 전하의 일부는 유용한 작업을 수행하기 위해 채널로 흐르는 대신 이러한 간격에 저장됩니다. 트랜지스터가 전환되면 저장된 전하가 다시 나와 에너지를 낭비하게 됩니다. 이러한 추가 전자를 앞뒤로 움직이기 위해 더 많은 전력이 필요하기 때문에 칩이 작동하도록 하는 데 더 많은 에너지가 필요합니다. 이는 또한 칩을 더 뜨거워지게 하고 때로는 사용할 수 없게 만듭니다.

왼쪽 상단: 10nm 치수에서 에어 스페이서(공백)가 있는 FinFET 트랜지스터의 TEM 이미지. 오른쪽 상단: 적극적인 스페이서 풀다운 프로세스 후 손상; 특히, 핀 및 소스/드레인 에피택시의 침식. 하단 중간: 부분 에어 스페이서 구조의 개략도. 에어 스페이서는 핀 상단에만 형성되어 게이트 스택에 미치는 영향을 최소화합니다. 유전체 라이너는 에어 스페이서 제조 공정 중에 게이트 스택을 추가로 보호하는 데 사용됩니다.

따라서 성가신 전자가 접점 사이에 달라붙는 것을 방지하기 위해 인접한 접점 사이에 새로운 재료를 넣어야 했습니다. 최고의 재료는 재료가 아닌 공기라는 사실이 밝혀졌습니다. 그래서 IBM 팀은 트랜지스터의 접점 사이에 공기로 채워진 작은 공간을 만들어 간격에 얼마나 많은 전자가 저장되는지 제어하는 ​​방법을 알아내기 위해 노력했습니다. 개발된 프로세스로 인해 트랜지스터는 25% 더 적은 전력을 사용하고 더 나아가 전체 회로에 대해 15% 더 적은 전력을 사용합니다.

에어 스페이서는 차세대 시스템을 위해 잠재적으로 더 효율적인 14nm 칩은 물론 10nm 및 7nm 칩에 도달하는 데 도움이 될 것입니다.

1부 읽기:핫스팟 매핑
2부 읽기:탄소 나노튜브가 있는 또 다른 종류의 칩