IBM at SPIE:7nm 이상 칩을 위한 7가지 발전

2015년 GLOBALFOUNDRIES 및 Samsung 파트너와 함께 업계 최초의 기능적 7나노미터 노드(7nm) 테스트 칩을 발표했을 때 우리는 칩이 빠르면 내년에 "제조 성숙도"에 도달하는 프로세스가 빠를 것이라는 것을 알고 있었습니다. 반도체 산업에서 이러한 노력이 가속화됨에 따라 IBM은 7nm를 넘어선 다음 노드의 과제에 초점을 맞춰 계속해서 경계를 허물고 있습니다.

IBM 팀은 이번 주의 2017 SPIE(International Society for Optics and Photonics) Advanced Lithography 컨퍼런스에서 7개의 논문을 발표합니다. 7nm 노드 이상의 기술 탐색 및 구현에 중점을 둡니다. 그리고 극자외선(EUV) 리소그래피로 시작합니다.

7nm 칩을 사용하여 이제 우리는 트랜지스터의 크기 또는 트랜지스터 사이의 배선과 관련된 설계를 실제로 원자 수준에서 만들고 있습니다. 지나치게 복잡한 패터닝 방식 없이 이러한 종류의 스케일링을 달성하려면 EUV가 핵심입니다. 단일 노출에서 EUV는 이전 반도체 패터닝 공정으로 얻을 수 없는 고해상도 패턴을 생성할 수 있습니다. 그러나 EUV 패터닝을 가능하게 하려면 특수 장비, 프로세스 및 노하우가 필요하며, 모두 뉴욕주 올버니와 뉴욕 요크타운 하이츠에 있는 IBM 연구소에서 찾을 수 있습니다. EUV 마스크(실리콘 웨이퍼에 회로 설계를 인쇄하는 데 사용되는 템플릿) 및 패터닝 재료(광 활성화 "레지스트" 또는 에칭 방지 재료)와 관련하여 SPIE에서 발표된 이러한 7가지 발전은 모두 7nm 기술을 가능하게 하는 데 중요한 것으로 볼 수 있습니다. 그 이상:

7nm 이상의 노드에서 설계 의도 최적화:DTCO와 EUVL 확률적 완화 기술의 교차점 , Michael Crouse는 연설의 제목이 거창하더라도 배선 설계의 작은 변화가 인쇄 조건을 크게 개선할 수 있음을 보여줍니다. 그림 1에서 그는 마스크 모양의 최적화가 올바르게 수행되면 7nm 노드 이상에 필요한 최소 치수로 끊김 없는 연속선을 인쇄할 수 있음을 보여줍니다.

그림 1 :EUV 리소그래피로 시연한 2차원 금속 배선의 대비 최적화 개선. 오른쪽에 표시된 개선 유형으로 7nm 노드보다 20-30{ccf696850f4de51e8cea028aa388d2d2d2eef894571ad33a4aa3b26b43009887} 기능을 더 강력하게 인쇄할 수 있으며 물리적/전기적 가변성을 대폭 줄일 수 있습니다.

EUV 리소그래피의 대체 마스크 스택 조사에서 Martin Burkhardt는 현재 EUV 마스크에 사용되지 않는 새로운 재료의 성능을 시뮬레이션합니다. 전체 주기율표를 고려하여 그는 훨씬 더 나은 대비를 제공하는 EUV 마스크가 우리의 손에 있음을 설명할 수 있습니다. 실제로 이러한 재료 중 일부를 사용하여 마스크를 제작하면 EUV 기술을 더 이상 변경하지 않고도 실리콘 웨이퍼에서 더 높은 충실도 패턴을 구현할 수 있으므로 업계가 7nm 이상으로 쉽게 확장할 수 있습니다.

EUV 리소그래피에 대한 라인 에지 및 라인 너비 거칠기의 종합 분석 , Ravi Bonam은 배선 라인의 작은 결함과 흔들림이 어떻게 명확하게 특성화될 수 있는지 보여주며, 그렇게 함으로써 어떤 조건이 가장 직선적인 형상을 생성하는지 보여주며, 이는 EUV 패터닝 프로세스의 제조 가능성, 칩의 성능 및 수율을 개선하는 데 매우 중요합니다.

EUV 레지스트-무기 하드마스크 상호작용의 기초 , Dario Goldfarb는 종종 서로 달라붙는 것을 좋아하지 않는 이러한 필름 사이의 계면에서 물리적 및 화학적 상호 작용을 개선하여 패터닝 재료 필름 스택(패턴에서 웨이퍼로의 전사 지점)을 개선하려고 합니다. 그는 이러한 이해를 활용하여 이러한 물질을 함께 유지하기 위한 특정 화학적 상호작용을 생성합니다(그림 2 참조). 이는 이러한 작은 EUV 패턴 모양이 패턴을 아래 기판으로 전송하기에 충분히 오랫동안 제자리에 머무를 수 있도록 하는 데 중요합니다.

그림 2 :이전에는 무기 실리콘 하드마스크에서 패턴화하는 것이 불가능했던 EUV 레지스트를 이제 레지스트/하드마스크 조합에 맞춘 표면 맞춤화 후에 명확하게 패턴화할 수 있습니다.

Dario Goldfarb의 연설과 유사한 주제로 Indira Seshadri는 폴리머 브러시를 접착 촉진 층으로 사용하는 초박형 EUV 패터닝 스택에서 시연합니다. , 작은 EUV 패턴 기능과 기본 기판 사이를 연결하는 폴리머와 같은 재료를 사용하여 이러한 초고해상도 패턴을 아래 기판에 에칭하고 의도한 디자인 모양을 유지할 수 있습니다. 저울.

많은 새로운 박막 솔루션이 사용됨에 따라 연구 단계 초기에 제조 가치가 있는 프로세스를 식별하고 개선하는 능력이 핵심입니다. 복합 EUV 패터닝 필름 스택의 결함 밀도 감소라는 제목의 강연에서 , Luciana Meli는 사용 가능한 결함 검사 기술의 하이브리드를 사용하여 7nm 이상 EUV 제조 가능성에 필요한 낮은 결함을 제공하는 데 필요한 공정 및 재료 개선을 보여주기 위해 체계적인 사례 연구를 보여줍니다.

Anuja De Silva는 이미징 및 재료 개선에 대한 이러한 많은 개념을 결합하여 EUV 리소그래피를 위한 단일 노출 패터닝 개발이라는 주제로 강연을 진행합니다. , 7nm 노드 이상에서 요구되는 30nm 이하 치수에서 배선 회로의 성공적인 패터닝을 보여줍니다. 이를 달성할 수 있는 능력은 7nm 노드에서 처음 사용할 수 있는 기능에서 크게 도약했으며(그림 3 참조) 실제로 7nm 노드 자체를 개선할 수 있습니다. 그러나 그녀는 7nm에서 완전히 작동하고 생산 가능한 칩을 구현하기 위해 여전히 남아 있는 과제를 강조할 것입니다. 7nm 이상의 기술에 필요한 치수입니다.

7nm 칩에는 대략 손톱 크기의 공간에 200억 개의 트랜지스터가 있습니다. 데이터 분석, 인지 컴퓨팅 및 차세대 모바일 앱이 보유하고 있는 모든 분야에서 그 어느 때보다 까다로운 작업을 수행할 수 있도록 기능과 무어의 법칙을 확장하여 시스템과 장치에 침투할 것입니다. 올해 SPIE에서 발표된 작업은 단일 노출 EUV로 7nm 공정을 더욱 견고하게 만들 뿐만 아니라 향후 몇 년 동안 더 많은 전력/성능 이점을 실현하기 위해 추가 확장을 가능하게 하는 패터닝 솔루션에 업계를 더 가깝게 만듭니다.

그림 3 :패터닝 프로세스의 여러 측면에 대한 혁신을 통해 IBM은 7nm 노드 이상으로 필요한 기능 크기를 제공하는 전체적인 패터닝 프로세스 기능을 제공할 수 있습니다.

2017 SPIE의 기타 IBM 프레젠테이션

7nm 이상 노드에서의 설계 의도 최적화:DTCO와 EUVL 확률적 완화 기술의 교차점 , Michael Crouse, Nicole Saulnier, Derren Dunn

EUV 리소그래피에서 대체 마스크 스택 조사 , 마틴 부르크하르트

리소그래피 이미지의 빠른 계산을 위해 비간섭 커널을 사용한 TCC 분해 앨런 로젠블루스

PEALD 증착을 통한 Ti 함유 하드마스크 개발 아누자 데 실바

로직 및 메모리 애플리케이션을 위한 DSA 패턴화 옵션, 찰리 리우

EUV 테스트 차량을 사용한 60nm 이하에서 DSA 수축 공정 및 CD 정류 효과에 대한 전기적 연구 쳉 치

고급 노드에서 진정한 오버레이에 도달 치우셍 코이

전유기 고-χ블록 공중합체의 배향 제어를 위한 탑코트 프리 전략 댄 샌더스

상관된 기본 규칙 시스템(디자인 아크)의 식별 및 신뢰성 민감도 분석, 에릭 이스트만

설계 기술 공동 최적화를 위한 고급 고속 3D DSA 모델 개발 및 보정, 카파이 라이