IBM 과학자, 무어의 법칙 연장할 카본 나노튜브 기술 공개

IBM 리서치 과학자 칭 차오가 카본 나노튜브 상호연결 획기적 방법을 공개합니다.

실리콘 기반 칩의 임박한 둔화는 오랫동안 연구자들이 대안을 찾게 했습니다. IBM의 칭 차오는 카본 나노튜브(CNTs) – 몇 원자 너비의 원통형 탄소 시트 – 가 더 작고 빠르며 에너지 효율적인 트랜지스터로 무어의 법칙을 수십 년간 유지할 길을 제시한다고 주장합니다.

올해 MIT 테크놀로지 리뷰로부터 '35세 이하 선구자'로 선정된 차오는 CNT들을 밀집 어레이로 정밀 정렬한 후 미세 금속 커넥터에 본딩하는 방법을 시연했습니다. 이 기술은 TR의 EmTech 케임브리지에서 발표되어 오늘날 실리콘 칩 치수에 맞춰 CNT 스케일링의 길을 열었습니다.

실리콘의 한계는 무엇이며 CNT는 어떻게 이를 극복하나요?

칭 차오: 현재 실리콘 칩은 22nm에서 수십억 트랜지스터를 집적하고, 우리는 이미 7nm 노드를 제작했습니다. 그러나 실리콘은 양자 터널링 효과로 5~6nm에서 물리적 장벽에 부딪힙니다. 직경 약 1nm(원자 4개 너비)인 CNT는 5nm 스케일 이상에서 소자 구현을 가능하게 합니다. 이 치수에서 CNT 트랜지스터는 실리콘보다 2배 빠르게 동작하면서 전력은 절반 미만으로 소비합니다.

왜 CNT 칩이 아직 상용화되지 않았나요?

QC: 소자 치수가 축소됨에 따라 트랜지스터를 연결하는 상호연결도 작아져야 합니다. 금속 커넥터를 10nm 이하로 줄이면 저항이 급증해 성능을 저해합니다. 토마스 J. 왓슨 연구센터 우리 팀은 CNT 끝단과 몰리브덴 와이어 간의 견고한 화학 결합을 설계해 40원자 너비 금속 연결에서도 소자 성능이 유지됨을 입증했습니다.

완전한 CNT 웨이퍼 구축은 여전히 과제입니다. 우리는 웨이퍼 전체에 CNT들을 나란히 배열하는 자기조립 공정을 고안하여 금속 컨택트 통합 시 저항 손실을 최소화했습니다. 이 조합은 실리콘 대비 더 작고 빠르며 에너지 효율적인 칩을 산출해 무어의 법칙을 효과적으로 연장할 수 있습니다.

이 칩들을 소비자 기기에서 언제 볼 수 있을까요?

QC: 향후 10~15년 내 CNT 기반 소자가 제품에 진입하여 최소 20년간 무어의 법칙을 유지할 것으로 예상합니다. 우리의 장기 비전은 단일 프로세서에 1조 개의 트랜지스터를 집적하는 것 – 은하수의 별보다 많은 수입니다.