듀얼 게이트 터널링 트랜지스터를 기반으로 한 커패시터가 없는 DRAM을 위한 스페이서 엔지니어링 최적화

결과 및 토론

작동 메커니즘

DGTFET DRAM에서 쓰기 및 읽기 작업은 각각 드레인 및 소스 터널링 접합에서 BTBT에 의해 제어됩니다. 그림 2는 다양한 작업 중 에너지 대역을 보여줍니다. 도 2a에 도시된 바와 같이 "1"을 기록하는 동안 음의 바이어스를 갖는 Gate2는 Gate2 아래 채널의 에너지 대역을 크게 올려서 드레인 측에 극히 작은 터널링 장벽이 생성된다. 따라서 전자는 드레인 쪽으로 터널링되고 정공은 그림 3a와 같이 깊은 포텐셜 우물(1.2V)에 축적됩니다. "0"을 쓰는 동안 양의 바이어스를 가진 Gate2는 구멍을 이 전위 우물에서 배출하고 드레인 측에서 재결합합니다[29]. 그림 2b, c는 각각 "1"과 "0"을 읽은 후의 에너지 밴드를 보여줍니다. 그림 2b는 Gate1과 Gate2 사이에 채널 장벽이 있지만 채널 하단에는 존재하지 않는 것을 보여줍니다. 게다가, 소스 측의 터널링 거리는 채널 상단에서 더 작습니다. 이것은 "1"을 읽는 동안 기울어진 전도 경로(Gate1의 전면 인터페이스에서 Gate2의 후면 인터페이스까지)가 형성됨을 보여줍니다. 이는 그림 2d의 전류 밀도로도 확인할 수 있습니다. "0"을 읽는 동안 명백한 채널 장벽이 그림 2c에서 발견되어 "0" 전류를 읽는 것을 제한합니다. 그림 2d의 삽입은 소스 영역에서 터널링하는 전자가 더 높은 판독값 "0" 전류를 형성하기 위해 이 채널 장벽을 넘을 수 없음을 보여줍니다.

소스에서 드레인까지의 에너지 밴드. 아 음의 Gate2 바이어스로 "1"을 쓰고 양의 Gate2 바이어스로 "0"을 쓴 후의 에너지 밴드. ㄴ "1"을 읽은 후 채널 상단과 하단의 에너지 밴드. ㄷ "0"을 읽은 후 채널 상단과 하단의 에너지 밴드. d "1"을 읽은 후의 총 전류 밀도

아 "1"을 쓴 후 채널 표면의 전위 및 구멍 농도. ㄴ 표 1에서 작동하는 DGTFET DRAM에 대한 드레인 전류의 과도 응답

DGTFET DRAM에는 적절한 프로그래밍 조건이 중요합니다. "1"을 쓰는 동안 포화된 BTBT가 유도되도록 더 큰 음의 바이어스가 Gate2에 적용되어야 합니다. "1"을 유지하는 동안 Gate2에 작은 음의 바이어스가 적용되어 포텐셜 우물의 구멍을 오랫동안 유지합니다. 읽기 작업의 경우 더 높은 Gate1 바이어스는 "1"을 읽는 동안 BTBT를 강화하지만 "0" 전류를 읽는 데는 해롭습니다. 적절한 바이어스를 갖는 Gate2는 판독값 "1" 전류를 향상시킬 수 있을 뿐만 아니라 판독값 "0" 전류를 약화시킬 수 있습니다. 표 1의 최적화된 프로그래밍 조건을 적용하면 기본 매개변수가 있는 DGTFET DRAM의 과도 응답이 그림 3b에 나와 있습니다. 쓰기 및 읽기 및 유지 시간은 각각 50ns 및 100ns로 설정됩니다. 판독값 "1" 대 판독값 "0"의 획득된 현재 비율은 약 10 ⁴ 입니다. , [17, 19, 20]과 동일합니다.

스페이서 유전체의 영향

DGTFET DRAM에서 3개의 스페이서(S_Spacer, G_Spacer 및 D_Spacer)에 low-k 또는 high-k 유전체를 사용하면 성능에 영향을 미칩니다. 이 설계에서 low-k 및 high-k 유전체는 SiO₂를 선택합니다. 및 HfO₂ , 각각. 각 스페이서가 SiO₂를 사용하는 경우 또는 HfO₂ , 스페이서 엔지니어링의 8가지 조합이 있을 것입니다. 보다 포괄적인 분석을 위해 "1"(I ₁ ) 및 "0"(나 ₀ ) 전류 및 전류 비율(I ₁ / 나 ₀ ), 표 2와 같이 과도 응답에서 추출됩니다. RT를 평가하기 위해 이러한 매개변수는 유지 시간을 2초로 늘릴 때도 추출됩니다. 이에 대해서는 다음 섹션에서 설명합니다. 표 2에서 문자 "S" 및 "H"는 SiO₂를 나타냅니다. 및 HfO₂ , 각 약어의 세 글자는 각각 S_Spacer, G_Spacer, D_Spacer를 나타냅니다.

표 2에서 최적의 스페이서 엔지니어링을 선택할 수 있습니다. 나 ₁ 약 10 ⁻⁷ 입니다. A/μm 및 10 ⁻⁹ SiO₂일 때 A/μm 및 HfO₂ S_Spacer에서 각각 사용됩니다. D_Spacer가 HfO₂를 적용할 때 , 나 ₀ 약 10 ⁻¹⁴ 으로 낮습니다. A/μm. 따라서 DGTFET DRAM의 최적 스페이서 구성은 소스 및 드레인 측에 low-k 및 high-k 유전체를 사용해야 한다는 것입니다. 구체적인 이유는 다음 섹션에서 체계적으로 분석됩니다.

S_Spacer 유전체의 영향

S_Spacer의 영향을 분석하기 위해 H/S/S 및 S/S/S에 대한 드레인 전류의 과도 응답을 그림 4에서 비교합니다. 판독값 "1" 전류가 약 2만큼 향상됨을 관찰할 수 있습니다. SiO₂ S_Spacer 유전체로 선택됩니다.

표 1에서 작동되는 H/S/S 및 S/S/S에 대한 드레인 전류의 과도 응답

그림 5는 S/S/S 및 H/S/S의 잠재적인 등고선을 보여줍니다. 소스 터널링 접합에서 H/S/S의 표면 공핍 영역은 그림 5의 원과 같이 S/S/S에 비해 분명히 확장됩니다. 확장된 표면 공핍 영역은 터널링 장벽 폭을 증가시킵니다. 그림 6a는 "1"을 읽은 후의 에너지 밴드를 보여줍니다. 이 그림의 국부 확대 영역에서 볼 수 있듯이 H/S/S의 터널링 거리(화살표 참조)는 S/S/S의 터널링 거리보다 분명히 크며 이는 확장된 표면 공핍 영역에 의해 발생합니다. 또한 "1"을 읽은 후 소스 터널링 접합 상단의 전기장은 그림 6b와 같습니다. H/S/S의 프린지 전계가 S/S/S보다 큰 것을 알 수 있는데, 이것이 표면 공핍 영역이 확장되는 주된 원인이다. 한마디로 S_Spacer with high-k(HfO₂ ) 유전체는 더 큰 프린지 전기장을 생성하여 소스 터널링 접합의 표면 공핍 영역이 확장되어 전자의 터널링 거리가 증가하고 판독값 "1" 전류가 감소합니다. 또한 Fig. 6b에서 S/S/S의 최대 전기장이 H/S/S의 최대 전기장보다 크다는 것을 알 수 있다. BTBT 속도와 전기장의 지수적 관계는 S/S/S의 터널링 전류를 H/S/S의 터널링 전류보다 훨씬 크게 만듭니다[30]. 따라서 저유전율 유전체(SiO₂ ) "1" 전류 판독에 유리합니다.

"1"을 읽은 후 S/S/S(왼쪽) 및 H/S/S(오른쪽)의 잠재적인 등고선

아 소스에서 드레인 및 b까지의 에너지 밴드 소스 터널링 접합 상단의 전기장

그림 6a에서 S_Spacer 유전체는 채널 영역의 에너지 대역에도 영향을 미칩니다. 그림 6b에서 S/S/S의 전기장은 채널 영역에서 더 크므로 채널 전위는 H/S/S보다 작습니다. 결과적으로 S/S/S에서 더 높은 에너지 준위를 찾을 수 있습니다. 그러나 이것은 터널링 장벽에 영향을 미치고 "1" 전류를 읽을 수 없습니다.

D_Spacer 유전체의 영향

이후 본 논문에서는 D_Spacer에 대해서도 조사한다. 일정한 S_Spacer 및 G_Spacer 유지(SiO₂ 이 두 스페이서에 사용됨), 서로 다른 D_Spacer 유전체로 인해 발생하는 서로 다른 과도 드레인 전류가 그림 7에 나와 있습니다. 읽기 "1"과 쓰기 "0"을 제외하고 다른 작업은 D_Spacer 유전체에 명백한 의존성을 가지고 있습니다. 이는 D_Spacer가 판독값 "1" 전도 경로(Gate2 아래 채널 하단)에서 멀기 때문입니다. 쓰기 및 유지 작업이 Gate2에 의해 제어되므로 D_Spacer 유전체가 이 두 작업에 영향을 줄 수 있다는 이전 작동 메커니즘에서 배울 수 있습니다.

표 1에서 작동하는 S/S/H 및 S/S/S에 대한 드레인 전류의 과도 응답

홀딩 작업 동안 "1"을 쓰는 동안 축적된 구멍이 전위 우물에서 제거되고 드레인 측에서 재결합됩니다. 따라서 유지 "1"전류는 주로 SRH 재결합 전류에서 비롯됩니다. S/S/S의 채널에 대한 Gate2의 더 강력한 제어 가능성으로 인해 S/S/S는 더 큰 재결합 속도를 가지며 "1" 전류를 유지합니다. 그러나 "1"을 읽는 동안 BTBT 전류보다 훨씬 작기 때문에 더 높은 유지 "1" 전류를 "1" 전류를 읽는 데 반영할 수 없습니다.

"1"을 쓰는 동안 D_Spacer 유전체는 포텐셜 웰 깊이에 상당한 영향을 미칩니다. 그림 8a의 전위 등고선은 D_Spacer with HfO₂를 보여줍니다. 유전체는 더 깊은 포텐셜 우물을 생성합니다. 이는 드레인과 채널 사이의 유효 BTBT가 더 깊은 채널 영역으로 확장됨을 의미합니다. 따라서 S/S/H의 쓰기 "1" 전류는 S/S/S의 전류보다 높습니다. "0"을 유지하는 동안 Gate2에 작은 음의 바이어스(- 0.2V)가 적용되지만 Gate2 아래에 채널의 에너지 대역을 올릴 수도 있어 드레인 측에서 BTBT를 유도합니다. 이전 분석을 통해 D_Spacer with SiO₂ 유전체는 "0"을 유지하는 동안 드레인 터널링 접합에서 BTBT를 향상시키며, 이는 그림 8b에 표시된 것처럼 S/S/S에 대한 더 높은 홀 농도로 입증될 수 있습니다. 따라서 SiO₂가 있는 D_Spacer 유전체로 인해 더 높은 유지 "0" 전류가 발생합니다.

아 "1"을 쓴 후의 잠재적 등고선. ㄴ "0" 유지 후 홀 농도

"0"을 읽는 동안 Gate1과 Gate2 사이의 채널 장벽은 전자가 드레인 쪽으로 흐르는 것을 방지하기 때문에 S/S/H와 S/S/S에 대한 "0" 전류를 읽는 차이는 주로 재결합 전류에 의해 발생합니다. . S/S/S에 대해 "0"을 유지하는 동안 더 많은 구멍이 축적되므로 그림과 같이 "0"을 읽는 동안 S/S/S의 재결합 속도가 S/S/S의 재결합 속도보다 크게 됩니다. 그림 9에서. 결과적으로 SiO₂를 사용하는 D_Spacer , 더 높은 판독값 "0" 전류는 더 높은 재결합 전류에 기인해야 하며, 이는 "0"을 유지하는 동안 더 많은 구멍이 축적되어 발생합니다.

a의 재조합 비율 S/S/S 및 b "0"을 읽은 후 S/S/H

요약하면, DGTFET DRAM을 위한 최적의 스페이서 엔지니어링은 소스 및 드레인 측의 스페이서가 각각 low-k 및 high-k 유전체를 적용해야 한다는 것입니다. Table 2에서 G_Spacer는 다른 spacer가 변하지 않을 때 DGTFET DRAM에 영향을 미치지 않음을 알 수 있다. 쓰기와 읽기를 지배하는 BTBT가 G_Spacer의 영향을 받지 않기 때문입니다.

보유 시간

앞에서 설명한 바와 같이 "1" 및 "0"을 유지하는 동안 홀 재결합 및 생성은 각각 "1" 및 "0" 상태를 저하시킨다. 결과적으로 더 긴 홀딩 시간에서 DGTFET DRAM의 성능 저하를 연구할 필요가 있다. 표 2에서 나 ₁ 그리고 나 ₀ 유지 시간이 증가함에 따라 크게 저하됩니다. 모든 기기에서 나 ₁ /나 ₀ 여전히 10 ⁴ 보다 큽니다. 유지 시간이 2초로 증가할 때 최적의 스페이서 엔지니어링(S/S/H 및 S/H/H)이 있는 기기의 경우

일반적으로 최대 감지 마진을 줄이는 데 필요한 유지 시간(I ₁ 그리고 나 ₀ ) 50%는 RT로 평가됩니다. 이 디자인에서 더 엄격한 RT는 I ₁ /나 ₀ 10보다 큽니다 ³ . 그림 10은 S/S/H 및 S/H/H에 대한 유지 시간에 따른 판독 전류의 변화를 보여줍니다. S/H/S와 S/H/H의 현재 비율이 10 ³ 으로 높다는 것을 알 수 있습니다. 유지 시간이 10초로 증가할 때 결과적으로 최적의 스페이서 엔지니어링이 적용된 DGTFET DRAM의 RT는 10초에 달할 수 있습니다. 이는 목표값인 64ms보다 훨씬 높습니다. 표 3은 이 작업의 성능 속성을 [17,18,19,20]의 성능 속성과 비교합니다. [19, 20]에서 현재 비율은 10 ² 에 불과합니다. , RT는 10초보다 훨씬 작습니다. 또한, 이 연구에서 판독값 "0" 전류는 [19, 20]의 것보다 2배 더 낮습니다. FD-SOI TFET DRAM에 대한 실험 결과도 "0" 전류 및 RT 판독값이 이 작업에서보다 열등한 것으로 나타났습니다. 이러한 우수한 성능은 DGTFET가 저전력 DRAM을 대체할 수 있음을 보여줍니다. 스페이서 엔지니어링의 최적화는 DGTFET DRAM이 낮은 판독값 "0" 전류와 높은 RT를 얻도록 하여 정적 및 동적 전력 소비를 줄이는 데 도움이 됩니다.

S/S/H 및 S/H/H 유지 시간에 따른 판독 전류 변화

DGTFET DRAM의 확장성

DGTFET DRAM은 대용량의 Capacitor를 제거하여 메모리 셀 밀도 문제를 해결하고 있지만 확장성에 대한 연구가 필요하다. 확장성의 목표는 RT를 2초 이상으로 유지하는 것입니다. 표 4는 L의 감소에 따른 S/S/H의 성능 특성을 추출합니다. _g1 , L _g2 , 및 L _갭 . 표 4에서 각 약어의 세 숫자는 L을 나타냅니다. _g1 , L _갭 , 및 L _g2 .

표 4에서 I ₁ L_g1일 때 극도로 감소합니다. 200nm에서 100nm로 감소합니다. L_g1 스케일링 100nm 이상에서는 n형 유도 장벽이 좁아져 게이트 제어 가능성이 감소하고 I 성능이 저하됩니다. ₁ . 나 ₀ L이 감소함에 따라 크게 증가합니다. _g1 그리고 L _g2 . L 감소 _g2 Gate1과 Gate2 사이의 채널 장벽 폭을 줄여 전자의 일부가 장벽을 가로질러 더 높은 I를 형성하도록 촉진합니다. ₀ . 또한 L _g1 "0"을 읽는 동안 채널 표면의 터널링 전자를 제한하는 Gate1의 능력을 약화시킵니다. 표 4에서 L _갭 나 ₁ 하지만 나 ₀ L이 감소함에 따라 약간 증가합니다. _갭 . L 줄이기 _갭 20nm 미만에서는 Gate2를 향한 더 높은 터널링을 허용하여 '0' 상태를 저하시켜 체류 시간을 줄입니다.

나 ₁ /나 ₀ 유지 시간이 10 ² 보다 큽니다. 및 2 초, 각각 최소 L _g1 , L _g2 , 및 L _갭 각각 200, 150, 20nm로 간주됩니다. 이 최소 장치 크기는 [17,18,19,20]보다 약간 작습니다(표 3 참조). 그러나 DGTFET DRAM의 최소 크기는 여전히 20nm/18nm 노드 1T1C DRAM [31 ], 이는 DGTFET DRAM의 고유한 단점입니다. 그러나 커패시터가 없는 저전력 및 높은 RT의 장점은 스페이서 엔지니어링의 최적화 덕분에 무시할 수 없습니다. DGTFET DRAM의 크기를 100nm 이상으로 줄이는 것이 향후 우리 작업의 초점이 될 것입니다.