이중 게이트 터널링 FET DRAM 스페이서 엔지니어링 최적화: 유지 시간 연장 및 정적 전력 감소

요약

이중 게이트 터널링 FET(DGTFET) DRAM은 커패시터 없는 설계와 현저히 긴 유지 시간을 제공합니다. Silvaco-Atlas 시뮬레이터를 사용하여 스페이서 유전체 스택을 체계적으로 최적화하여 읽기-0 누설 전류를 억제하고 유지 윈도우를 확장했습니다. 시뮬레이션 결과 소스 측 저-k 스페이서와 드레인 측 고-k 스페이서 조합이 최적의 트레이드오프를 제공하며, 서브 피코암페어 읽기-0 전류(1×10⁻¹⁴ A/µm)와 10초 유지 시간을 달성했습니다. 이 구성은 정적 전력 소모와 리프레시 오버헤드를 줄이면서 10⁷의 읽기-1/읽기-0 전류비를 제공합니다. 확장성 분석은 남은 병목 현상을 강조하고 향후 개선 방향을 제시합니다.

배경

소자 크기가 축소됨에 따라 기존 1T-1C DRAM은 커패시터를 일정 한계 이상 축소할 수 없어 스케일링에 어려움을 겪습니다[1–3]. 메모리 산업은 새로운 소재와 소자 아키텍처로 밀도 향상을 모색합니다[4,5]. 유망한 접근은 1990년대 초 보고된 커패시터 없는 1T DRAM입니다[6,7]. 이 구조에서 논리 '1'은 충돌 이온화[8], 바이폴라 접합 트랜지스터[9], 밴드-밴드 터널링(BTBT)[10], 게이트 터널링[11] 네 가지 메커니즘 중 하나로 저장됩니다. BTBT 기반 터널링 FET(TFET)는 높은 온/오프비와 초저 오프 상태 전류로 MOSFET 대안으로 간주됩니다[12–14]. 이러한 특성은 낮은 오프 상태 누설이 최소 읽기-0 전류와 정적 전력 감소로 직결되는 DRAM에 특히 유리합니다. 여러 그룹이 TFET 기반 DRAM을 연구[15–20]하여 낮은 읽기-0 전류와 긴 유지 시간을 입증했습니다. 그중 이중 게이트 TFET(DGTFET) DRAM이 두드러집니다[19,20]. DGTFET DRAM에서 쓰기와 읽기 모두 BTBT에 의존합니다. 실험적으로 1 nA/µm까지 낮은 읽기-0 전류(기존 1T-1C DRAM보다 훨씬 낮음)와 2초 유지 시간(컴퓨팅 시스템의 일반적인 64 ms 리프레시 간격보다 훨씬 김) 보고[21]. 85°C에서도 유지 시간 300 ms 이상으로 가혹 조건에서도 강건. 커패시터 없는 설계로 패킹 밀도 추가 향상, DGTFET DRAM을 차세대 메모리 유력 후보로 만듭니다. 이러한 강점에도 보고된 유지 시간과 읽기-0 전류는 아직 최적화되지 않았습니다. 본 연구에서는 세 스페이서(소스, 게이트 갭, 드레인)의 유전체 물질 선택인 스페이서 엔지니어링에 초점하여 DGTFET 성능 향상을 도모합니다. 스페이서는 터널링 접합 근처에 위치해 BTBT에 강한 영향[22,23]. 저-k(SiO₂) 대 고-k(HfO₂) 유전체를 각 스페이서에 적용하는 영향을 체계적으로 연구하여 읽기-0 누설을 획기적으로 줄이고 유지 시간을 연장하는 최적 구성을 제안합니다.

소자 구조 및 시뮬레이션 방법

DGTFET는 P-I-N 구성(그림 1a)을 채택. 소스와 드레인은 각각 고농도 P⁺(10²⁰/cm³)와 N⁺(10²⁰/cm³) 영역. 고유 채널은 두 게이트 섹션으로 분할: Gate1(N⁺ 폴리실리콘), Gate2(P⁺ 폴리실리콘), 좁은 갭으로 분리. P⁺ Gate2는 깊은 전하 저장 웰 형성, N⁺ Gate1은 읽기 시 터널링 제어. 소스/드레인 스페이서(S_Spacer, D_Spacer)와 게이트 갭 스페이서(G_Spacer) 기본 SiO₂. 소자 치수: 실리콘 막 두께 T_si=20 nm, Gate1 길이 L_g1=400 nm, Gate2 길이 L_g2=200 nm, 게이트 갭 길이 L_gap=50 nm, 게이트 산화막 두께 T_oxide=3 nm(HfO₂). Silvaco-Atlas로 시뮬레이션, 공간 밴드 에지 변화와 캐리어 생성/재결합 고려 비국소 BTBT 모델 사용[24]. 모델 파라미터는 SOI TFET 실험 데이터[25]로 보정, 전자/정공 유효 질량 0.22 m₀, 0.52 m₀. 고농도 도핑으로 밴드갭 좁아짐, 페르미-디랙 통계, 쇼클리-리드-홀 재결합, 도핑/온도 의존 이동도 모델 적용. 유지 시간 결정적 캐리어 수명 100 ns 설정(문헌 1 µs~10 ns 범위[26–28] 참고). Scharfetter와 Schenk 모델로 수명 도핑/온도 의존성 반영.

a 이중 게이트 TFET(DGTFET) DRAM 셀 개략도. b SOI TFET[25] 시뮬레이션 전달 특성 vs 실험 결과 비교.

결과 및 고찰

동작 메커니즘

DGTFET DRAM 쓰기/읽기 동작은 드레인(쓰기)과 소스(읽기) 접합 BTBT에 의해 지배. 그림 2는 동작 중 밴드 다이어그램. 쓰기-'1' 시 Gate2에 음 바이어스로 Gate2 하부 채널 밴드 낮아져 드레인 측 얇은 장벽 형성, 전자 드레인 측 터널링, 정공 깊은 전위 웰(~1.2 V) 축적. 쓰기-'0' 시 Gate2 양 바이어스로 정공 웰에서 배출, 오프 상태 복원. 읽기-'1'(그림 2b) Gate1-Gate2 사이 채널 장벽 있으나 채널 바닥엔 없어 Gate1 전면에서 Gate2 후면으로 경사진 전도 경로 형성. 읽기-'0'(그림 2c) 뚜렷한 채널 장벽으로 전자 차단, 누설 억제. 그림 2d 인셋은 읽기-'0' 시 전자 장벽 통과 불가 확인. 최적 프로그래밍 조건 중요: 더 음 Gate2 바이어스 쓰기-'1' 포화 BTBT 향상; 홀드 시 작은 음 바이어스 정공 개체수 유지; 읽기 시 높은 Gate1 바이어스 읽기-'1' BTBT 강화하나 읽기-'0' 누설 증가. 표 1 바이어스 값, 그림 3b 50 ns 쓰기/읽기, 100 ns 홀드 과도 전류. 전류비 I₁/I₀ ≈ 10⁴, 선행 연구[17,19,20] 일치.

스페이서 유전체 영향

DGTFET DRAM 각 스페이서 저-k SiO₂ 또는 고-k HfO₂로 제작 가능, 8가지 유전체 조합. 표 2는 각 구성 읽기-1(I₁), 읽기-0(I₀), I₁/I₀ 비율, 2초 홀드 유지 시간 요약. 표기 "S", "H"는 SiO₂, HfO₂ 의미, 세 글자 코드 순서 S_Spacer, G_Spacer, D_Spacer. 데이터 분석: 소스 스페이서가 I₁ 지배: S_Spacer SiO₂ 사용 시 HfO₂ 대비 I₁ 약 100배 증가. 드레인 스페이서가 I₀ 주로 제어: HfO₂ D_Spacer 시 읽기-0 누설 ~10⁻¹⁴ A/µm 억제. 따라서 소스 저-k, 드레인 고-k가 최적, 다른 두 고정 시 게이트 갭 스페이서 영향 미미.

소스 스페이서 영향

H/S/S와 S/S/S 비교(그림 4): 소스 SiO₂가 읽기-1 전류 ~100배 증가. 그림 5: 소스 HfO₂가 소스 접합 표면 공핍 영역 확장, 터널링 장벽 확대. 결과 터널링 거리(그림 6a) H/S/S 더 크고, 프린지 전기장(그림 6b) 더 높아 피크 전기장 감소, BTBT 억제. BTBT 전기장 지수 의존성으로 I₁이 S/S/S에서 현저히 높음. 저-k 소스 스페이서가 읽기-1 전류 최대화 필수.

드레인 스페이서 영향

S_Spacer, G_Spacer SiO₂ 고정, D_Spacer SiO₂→HfO₂ 변경(그림 7) 쓰기, 홀드, 읽기 전류 극적 변화. 고-k D_Spacer 쓰기-'1' 시 전위 웰 심화, BTBT 구동력 증가, I₁ 증가. 홀드-'0' 시 고-k 스페이서 드레인 BTBT 억제, 재결합 유도 홀드-'0' 전류 감소. 읽기-'0' I₀ 차이는 주로 재결합: SiO₂ D_Spacer 홀드-'0' 정공 더 축적, 재결합률 증가, 읽기-0 누설 상승(그림 9). 고-k D_Spacer 읽기-0 누설 최소화에 결정적.

유지 시간

유지 시간은 홀드 중 정공 재결합 제한. 표 2에서 최적 스페이서(S/S/H 또는 S/H/H) 2초 후에도 I₁/I₀ > 10⁴ 유지. 유지 시간(RT)을 I₁/I₀ > 10³ 유지 최장 홀드 시간으로 정의. 그림 10 최적 스페이서 RT 10초 달성, 기존 64 ms 리프레시 간격 훨씬 초과. 선행 연구[17–20] 대비 최적화 DGTFET DRAM 읽기-0 전류 2자릿수 낮고 RT 10배 길어 저전력 고밀도 메모리 적합성 확인.

확장성

L_g1, L_g2, L_gap 축소하며 RT>2 s 유지 평가. 표 4 S/S/H 구성 성능. L_g1 200 nm 미만 시 n형 장벽 게이트 제어 약화로 I₁ 급격 저하. L_g2 단축 시 Gate1-Gate2 장벽 좁아져 I₀ 증가. L_gap 20 nm 미만 시 I₀ 약간 상승, I₁ 영향 미미. 최소 실행 가능 치수 L_g1=200 nm, L_g2=150 nm, L_gap=20 nm로 20/18 nm 노드 1T-1C DRAM 초과. 하지만 커패시터 없는 저전력 긴 유지 시간 이점으로 DGTFET DRAM 매력적 경로. 향후 100 nm 이하 DGTFET DRAM 스케일링 목표.

결론

스페이서 엔지니어링이 DGTFET DRAM 성능에 지대한 영향 입증. 소스 저-k 스페이서 표면 공핍 영역 확장, 읽기-1 전류 증가; 드레인 고-k 스페이서 전위 웰 심화, 홀드 중 BTBT 제한으로 읽기-0 누설 억제. 유전체 스택 최적화로 서브 피코암페어 읽기-0 전류, 10초 유지 시간 달성, 기존 TFET DRAM 능가, 10⁷ 읽기 비율 제공. 확장성 분석 최소 실행 가능 치수 여전히 최첨단 1T-1C DRAM보다 크나 커패시터 없는 저전력 긴 유지 시간 이점으로 DGTFET DRAM 유력한 전진 경로. 향후 100 nm 이하 스케일링 및 고밀도 메모리 어레이 통합 집중.