정전기 방전(ESD) 보호를 위한 새로운 CMOS 공정 호환 고전압 실리콘 제어 정류기(HHV-SCR)가 제안되고 시뮬레이션 및 TLP(전송 라인 펄스) 테스트를 통해 시연됩니다. 새로 도입된 정공(또는 전자) 재결합 영역 H-RR(또는 E-RR)은 N+(또는 P+) 층에 의해 기생 PNP(또는 NPN) 트랜지스터 베이스의 소수 캐리어를 재결합할 뿐만 아니라 추가 재결합을 제공하여 제거 H-RR(또는 E-RR)에 새로 추가된 P+(또는 N+) 층에 의한 표면 애벌랜치 캐리어는 유지 전압(V)을 더욱 향상시킵니다. h ). 측정된 V와 비교 h 1.8V의 저전압 트리거 실리콘 제어 정류기(LVTSCR), V h 충분히 높은 고장 전류(I t2> 2.6A). 성능 지수(FOM)가 4배 이상 향상되었습니다.
반도체 집적화 기술의 발달과 반도체 소자의 피처 사이즈의 지속적인 소형화로 인해 ESD로 인한 소자 손상은 더욱 심각해지고 있다. 큰 칩 면적을 희생시키면서 일반적인 ESD 견고성을 특징으로 하는 다이오드 및 게이트 접지 N-채널 MOSFET(ggNMOS)와 같은 기존 장치가 보고되었습니다[1]. 더 작은 장치 치수로 개선된 ESD 기능을 실현하기 위해 저전압 트리거 실리콘 제어 정류기(LVTSCR)는 단위 면적당 고전류 성능으로 인해 매력적인 장치로 간주되었습니다[2]. 저전압 애플리케이션의 경우 내장된 저 트리거 전압(V t1 ) ggNMOS, 우수한 ESD 견고성을 가진 LVTSCR은 기존 SCR에서 얻은 것보다 더 빠른 ESD 응답 속도를 제공할 수 있습니다. 그러나 강한 내재적 포지티브 피드백은 극도로 낮은 V h (1~2V), 이는 래치업 및 과도 잘못된 트리거를 담당합니다[3]. 이러한 부정적인 영향은 단순히 V를 증가시켜 효과적으로 억제할 수 있습니다. h [3,4,5,6,7,8,9,10,11]. 장치는 래치업 및 일시적인 오-트리거가 발생하지 않는 반면 V h 전원 전압(VDD)보다 높습니다. 따라서, N+ESD 영역과 P+LDD 영역은 V를 개선하기 위해 추가 마스크 및 이온 주입 단계와 함께 SCR에 추가되었습니다. h [삼]. 그러나 ESD 견고성은 증가된 V와 함께 추가적인 전력 손실로 인해 저하될 수 있습니다. h . 또한 V용 이미터 전압 클램프 기술 h 허용 가능한 고장 전류로 개선(I t2 )도 제안되었다[5]. 그럼에도 불구하고 V h 앞서 언급한 접근 방식에서 조정이 불가능하여 다양한 응용 분야에서 여전히 불편함과 한계가 있습니다.
이 서신에서는 TCAD 시뮬레이션 및 TLP 테스트를 통해 새로운 고유지 전압 실리콘 제어 정류기(HHV-SCR)를 제안하고 시연합니다. 장치는 동시에 높은 V를 달성합니다. h , 높은 나 t2 , 조정 가능한 V h 추가 마스크와 단계 없이. TLP 테스트는 V h 충분히 높은 I t2 . 테스트 결과에 따르면 HHV-SCR은 4배 이상 높은 V h I의 성능 저하가 미미한 LVTSCR보다 t2 .
<섹션 데이터-제목="방법">이 연구에서는 캐리어 재조합 구조가 내장된 새로운 고유지 전압 SCR을 조사합니다. 물리적 모델 IMPACT.I, BGN, CONMOB, FLDMOB, SRH 및 SRFMOB는 수치 시뮬레이션에 사용됩니다. 모델을 기반으로 H-RR 및 E-RR을 최적화하여 높은 V 달성 h 및 높은 P 엠 . 제작된 HHV-SCR 및 LVTSCR은 TLP 시스템에 의해 테스트됩니다.
제안된 HHV-SCR의 개략적인 단면도와 레이아웃도는 각각 Fig. 1a, b에 나타내었다. 새로 도입된 H-RR 및 E-RR은 N+ 및 P+를 플로팅하여 형성되며 각각 양극 및 음극 영역에서 N+ 및 P+와 동일합니다. H-RR의 플로팅 N+(또는 E-RR의 플로팅 P+)는 양극의 P+ 영역(또는 음극의 N+ 영역) 옆에 배치됩니다. 또한, H-RR의 새로운 플로팅 P+(또는 E-RR의 플로팅 N+)는 앞서 언급한 H-RR의 플로팅 N+(또는 E-RR의 플로팅 P+) 옆에 위치합니다. H-RR(TN+)의 로우 트리거 N+와 E-RR(TP+)의 로우 트리거 P+도 양극(또는 음극)의 N+(또는 P+) 영역과 동일한 공정으로 제작하여 V t1 허용 범위 내. 양의 ESD 전압(V ESD ) 특정 레벨까지 상승하면 낮은 항복 전압을 갖는 TN+/P-웰/TP+ 접합이 먼저 항복되고 애벌랜치 전류에 의해 트리거된 기생 트랜지스터의 스냅백이 뒤따릅니다. 기생 BJT의 강한 포지티브 피드백은 상당히 낮은 V h LVTSCR의. HHV-SCR에서 H-RR의 N+(또는 E-RR의 P+)는 양극 P+(또는 음극 N+)의 가장자리에서 주입된 소수 캐리어를 재결합하여 전류 이득(β ) 기생 PNP(또는 NPN)의 표면 양극성 효과를 제거합니다. 중요하게도, H-RR의 P+(또는 E-RR의 N+)는 표면 전자(또는 정공)를 재결합하여 표면 저저항 경로를 차단합니다. P+가 없는 H-RR(또는 N+가 없는 E-RR)과 비교하여 H-RR의 새로운 P+(또는 E-RR의 N+)는 음극에서 주입된 표면 전자(또는 정공)를 제거하기 위해 추가적인 재결합을 제공합니다( 또는 양극) 및 충격 이온화에 의해 유도된 것(그림 3a 참조), 이는 V의 추가 증가를 초래합니다. h . 이러한 수정 사항을 결합하여 FOM의 상당한 개선 확인됩니다. 성능 지수(FOM)는 [7]에서 인용되었으며 FOM=(V으로 주어진 단일 장치의 허용 전력 밀도로 정의됩니다. h ·나 t2 )/(N ·와 ) V 평가 h 그리고 나 t2 단일 장치의 성능. 일반적으로 V의 개선과 함께 h 성능이 저하되지만 I t2 더 높은 전력 손실 때문입니다. 따라서 더 높은 FOM은 단일 장치가 더 높은 V에서 더 높은 전류 성능을 달성할 수 있음을 의미합니다. h 레벨(N 스태킹 장치의 번호입니다. 와 는 장치 너비입니다.
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아 제안된 HHV-SCR의 개략적인 단면도. ㄴ 제안된 HHV-SCR의 레이아웃 다이어그램
장치 특성은 TCAD Medici에 의해 연구 및 시뮬레이션되었으며 충격 이온화 및 농도 종속 이동성 모델과 같은 해당 모델이 사용되었습니다. LVTSCR 및 HHV-SCR의 시뮬레이션된 I-V 곡선은 그림 2에 나와 있습니다. V h LVTSCR의 전압은 1.8V로 낮지만 V h HHV-SCR의 전압은 4.6V에서 8.1V로 향상되었으며 d1은 d2 =0.5μm에 대해 0.6μm에서 0μm로 감소했습니다. 사실, 더 작은 d1은 더 낮은 β를 얻기 위해 H-RR에서 N+(또는 E-RR에서 P+)의 개선된 재조합 능력을 위해 선호됩니다. , 이는 HHV-SCR이 항상 가장 높은 V를 달성한다는 것을 설명합니다. h d1 =0μm의 경우. 그림 2b의 시뮬레이션 결과는 V h HHV-SCR의 d2는 장치 길이의 증가로 인해 0.5에서 1μm로 증가함에 따라 더욱 향상되었습니다. 시연을 위해 H-RR의 P+(또는 E-RR의 N+)도 V를 증가시키는 핵심 요소입니다. h . 시뮬레이션 결과는 그림 2c에 나와 있습니다. d3 + d4가 고정된 H-RR(또는 E-RR)이 N+(또는 P+)를 많이 도핑하여 완전히 형성되면(예:d3 =3.5μm, d4 =0μm), 시뮬레이션된 V h 고정 d3 + d4(예:d3 =2.5μm, d4 =1.0μm)로 H-RR 내부에 P+를 삽입하고 E-RR 내부에 N+를 삽입하면 시뮬레이션된 V h 최대 약 9.5V까지 증가할 수 있습니다. H-RR의 새로운 P+(또는 H-RR의 N+)는 표면 전류 경로를 차단하기 위해 표면 애벌랜치 전자(또는 정공)를 재결합하는 데 효과적이라고 추론할 수 있습니다. 따라서 더 높은 V h HHV-SCR이 동일한 유지 전류(I h ). 도 3a에 도시된 재조합 곡선 단독 AA' 라인은 H-RR에서 새로운 P+(또는 E-RR에서 N+)에 의해 유도된 재조합 속도의 증가를 입증한다. TN+ 및 TP+는 V t1 허용 범위 내. 고정된 d5 + d2 + d5에서 d2와 d5를 조정하여 V t1 HHV-SCR의 전압을 12V에서 9.0V로 크게 줄여 V에 미치는 영향을 무시할 수 있는 5V 회로의 설계 범위를 충족할 수 있습니다. h , 그림 2d에 나와 있습니다. 홀딩 포인트에서 시뮬레이션된 장치의 전류 분포도는 각각 그림 3b, c에 나와 있습니다. d3 =3.5 μm, d4 =0 μm인 HHV-SCR의 전류 분포와 비교할 때 제안된 HHV-SCR의 표면 전류 경로는 H-RR의 P+와 E의 N+로부터 혜택을 받는 추가 재결합 속도로 인해 차단됩니다. -RR.
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기존 LVTSCR의 시뮬레이션된 스냅백 I-V 특성 및 a에서 d1이 0μm에서 0.6μm로 증가하는 제안된 HHV-SCR d2 =0.5μm 및 b d2 =1μm. ㄷ 고정 d3 + d4(d3 + d4 =3.5μm)에 대해 d3 및 d4가 다른 HHV-SCR의 I-V 곡선. d 다양한 V가 있는 HHV-SCR의 I-V 곡선 t1
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아 재조합 분포 곡선 및 HHV-SCR의 현재 분포(b ) d3 =3.5μm, d4 =0μm, (c ) d3 =2.5μm, d4 =1μm
제작된 장치는 TLP 시스템에 의해 테스트됩니다. 테스트된 모든 SCR의 총 너비(W)는 50μm이며 매개변수 비교를 위해 한 손가락으로 사용합니다(표 1). 테스트된 모든 장치는 유사한 레이아웃 영역을 차지합니다. 장치 매개변수는 표 2에 나와 있습니다. 그림 4a는 d2가 0.5μm인 HHV-SCR(장치 B1이라고 함)과 LVTSCR의 TLP 측정 곡선을 보여줍니다. 실험 결과에 따르면 V h HHV-SCR의 전압은 5.5V에서 8.0V로 증가하고 d1은 0.6μm에서 0.0μm로 감소하여 기존 LVTSCR에서 얻은 1.8V보다 훨씬 높습니다. d2가 0.5에서 1μm로 증가함에 따라 해당 HHV-SCR(장치 B2라고 함)은 더 높은 V를 얻습니다. h 그림 4b에 나와 있습니다. 설계 창을 고려하면 클램핑 전압(V CL ) 또한 주어진 지수 아래에서 클램핑 능력을 평가하는 핵심 매개변수입니다. 테스트 결과에서 V CL 한 손가락의 HHV-SCR도 HBM =2kV(I TLP =1.3 A) 핑거 너비가 50μm에 불과하지만. 그러나 모든 기기에서 적격한 V를 제공할 수는 없습니다. CL 높은 V로 인한 더 강한 ESD 스트레스 하에서 h 및 큰 동적 저항(R 다이 ) 작은 장치 너비로 인해 발생합니다. 더 높은 온칩 ESD 요구 사항을 충족하기 위해 핑거 너비는 d1 =0.6μm, d4 =0.5μm 및 d1 =0.6μm, d4 =0μm에 대해 허용 가능한 300μm로 확장됩니다. 그림 5에 표시된 TLP 테스트는 d4 =0.5μm인 HHV-SCR이 매우 낮은 R 다이 (약 0.7 Ω), 우수한 ESD 견고성(I t2> 10A) 및 높은 V h 6.7 V의. V CL I에서 6.7V만큼 낮습니다. TLP =5.4A(HBM =8KV). 또한 V가 높을수록 h d4 =0 μm인 SCR의 TLP 곡선과 비교하여 H-RR에서 P+(또는 E-RR에서 N+)의 이점도 입증되었습니다. 50μm 싱글 핑거 디바이스의 테스트 결과는 표 1에 나열되어 있습니다.
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a가 있는 기존 LVTSCR 및 제안된 HHV-SCR의 단위 너비 및 해당 TLP I-V 특성에서의 실험적 고장 전류 d2 =0.5μm 및 b d2 =W에서 1μm =50μm
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d1 =0.6μm, W에서 d4 =0.0μm 및 d4 =1.0μm인 HHV-SCR의 실험적 TLP 특성 =300μm
새로운 CMOS 프로세스 호환 HHV-SCR은 TCAD 시뮬레이션 및 TLP 시스템에 의해 연구 및 측정됩니다. 기존 LVTSCR에 비해 HHV-SCR 기능이 크게 개선된 V h (V에서 450% 이상 향상 h 달성) 칩 영역을 희생하지 않고. 또한 V h HHV-SCR의 다른 V를 충족하기 위해 5.5V에서 8.1V까지 조정할 수 있습니다. h I의 성능 저하가 미미한 요구 사항 t2 . P 측면에서 엠 , 기존 LVTSCR과 비교하여 200% 이상의 개선도 이루어집니다.
이 연구 동안 생성되거나 분석된 모든 데이터는 이 출판된 기사에 포함됩니다.
나노물질
초록 상당한 활성 영역이 0.1cm2인 13.5kV 4H-SiC PiN 정류기 이 논문에서 제작되었습니다. CFM-JTE(Charge-Field Modulated Junction Termination Extension)는 초고역 전압 요구 사항을 충족하기 위해 제안되었으며 JTE 선량 허용 오차 범위를 확대하여 기존 2구역 JTE의 약 2.8배를 만듭니다. 또한 CFM-JTE는 기존의 2-zone JTE 프로세스를 통해 구현할 수 있습니다. 측정된 순방향 전류는 최대 100A @ V입니다. F =5.2V(캐리어 수명 향상 기술이
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