본 연구에서는 우수한 정전기 방전(ESD) 보호를 제공하도록 설계된 CMOS 공정 호환 고유지전압 실리콘 제어 정류기(HHV-SCR)를 제시합니다. 정공(또는 전자) 재결합 영역(H-RR 또는 E-RR)을 통합함으로써, 이 소자는 기생 PNP(또는 NPN) 트랜지스터 베이스 내 소수 캐리어를 경도핑 N+(또는 P+) 층을 통해 재결합시킬 뿐만 아니라 표면 눈사태 캐리어를 억제하는 추가 재결합 층을 도입합니다. 이 이중 층 접근법으로 유지 전압(V_h)을 8.1 V로 높여 일반적인 저전압 트리거 SCR의 1.8 V보다 4배 이상 높였으며, 높은 고장 전류(I_t2 > 2.6 A)와 400% 이상 향상된 성능 지수(FOM)를 유지했습니다.
반도체 집적화로 피처 크기가 지속적으로 축소되면서 정전기 방전(ESD)이 소자 신뢰성에 미치는 영향이 증대되고 있습니다. 다이오드와 게이트 접지 N-채널 MOSFET(ggNMOS) 같은 기존 ESD 보호 소자는 강건하지만 넓은 실리콘 면적을 차지합니다. 저전압 트리거 실리콘 제어 정류기(LVTSCR)는 단위 면적당 높은 전류 능력과 내장된 저트리거 전압(V_t1) ggNMOS로 빠른 응답을 제공하는 소형 대안으로 등장했습니다. 그러나 LVTSCR에 내재된 강한 양성 피드백은 1-2 V의 매우 낮은 유지 전압(V_h)을 초래해 래치업과 과도 오트리거 이벤트를 유발할 수 있습니다. 기존 V_h 향상 전략(N+ ESD 영역 추가, P+ LDD 층, 이미터 전압 클램프 기술 등)은 일반적으로 추가 마스크 단계가 필요하고 추가 전력 소모나 비조정 V_h로 ESD 성능을 저하시킬 수 있습니다.
본 연구에서는 추가 마스크나 공정 단계 없이 높은 V_h, 높은 고장 전류(I_t2), 조정 가능한 V_h를 동시에 달성하는 새로운 고유지전압 SCR(HHV-SCR)을 제안합니다. 전송선 펄스(TLP) 테스트로 V_h를 8 V 이상으로 높이며 강건한 I_t2와 큰 성능 지수(FOM)를 유지함을 확인했습니다.
소자 성능은 Synopsys Medici TCAD 시뮬레이션으로 평가했습니다. IMPACT.I, BGN, CONMOB, FLDMOB, SRH, SRFMOB 모델을 사용해 충격 이온화, 밴드갭 좁아짐, 캐리어 이동도, 쇼클리-리드-홀 재결합을 모델링했습니다. H-RR과 E-RR 구조를 최적화해 V_h와 전력 밀도(P_M)를 극대화했습니다. 제작된 HHV-SCR과 기준 LVTSCR을 상용 TLP 시스템으로 특성화했습니다.
개략적 단면도(그림 1a)와 레이아웃도(그림 1b)는 핵심 혁신인 부유 N+와 P+ 층으로 형성된 H-RR과 E-RR을 보여줍니다. H-RR에서 경도핑 N+(TN+)가 양극 P+ 영역 인접에 배치되고, 추가 P+(TP+)가 부유 N+ 옆에 위치합니다. E-RR은 음극 측에 이 구성을 거울상 대칭으로 배치합니다. 고전압 ESD 이벤트 시 저항파괴 TN+/P-웰/TP+ 접합이 먼저 트리거되어 기생 바이폴라 트랜지스터를 활성화하는 눈사태 전류를 개시합니다. H-RR(또는 E-RR)의 부유 N+(또는 P+)가 양극(또는 음극) 가장자리에서 주입된 소수 캐리어를 빠르게 재결합시켜 기생 트랜지스터의 전류 이득(β)을 낮추고 표면 바이폴라 효과를 제거합니다. 동시에 재결합 영역의 추가 P+(또는 N+) 층이 표면 눈사태 캐리어를 포집해 표면 전류 경로를 추가로 억제합니다. 이 이중 재결합 메커니즘으로 유지 전압을 높이면서 높은 전류 능력을 보존합니다.
a 제안된 HHV-SCR의 개략적 단면도. b 제안된 HHV-SCR의 레이아웃도.
LVTSCR과 HHV-SCR의 TCAD 시뮬레이션(그림 2) 결과, 고정 소자 길이(d2=0.5 µm)에서 H-RR 간격(d1)을 0.6 µm에서 0 µm로 줄이면 HHV-SCR의 V_h가 4.6 V에서 8.1 V로 증가했습니다. d1 단축은 H-RR 내 부유 N+의 재결합 효율을 높여 기생 β를 낮추고 V_h를 높입니다. d2를 1 µm로 연장하면 활성 소자 길이 증가로 V_h가 추가 향상됩니다. H-RR 내 고도핑 P+ 층(또는 E-RR 내 N+) 추가는 추가 층 없이 7.1 V였던 V_h를 약 9.5 V로 높였습니다(그림 2c). 부유 층 폭(d5) 조절로 트리거 전압(V_t1)을 12 V에서 9.0 V까지 조정 가능하며 V_h에 영향 없이 5 V 로직 패밀리와 호환 가능합니다(그림 2d).
기존 LVTSCR과 제안된 HHV-SCR의 시뮬레이션 스냅백 I-V 특성: 다양한 d1, d2(a, b). (c) 고정 d3+d4=3.5 µm에서 다양한 d3, d4에 따른 I-V 곡선. (d) 다양한 V_t1 설정에 따른 I-V 곡선.
a 재결합 분포 곡선. (b) d3=3.5 µm, d4=0 µm 전류 분포. (c) d3=2.5 µm, d4=1 µm 전류 분포.
모든 소자는 총 폭(W) 50 µm, 단일 핑거 레이아웃으로 직접 파라미터 비교를 위해 제작했습니다(표 1, 2 참조). TLP 측정(그림 4)에서 HHV-SCR의 유지 전압은 d1을 0.6 µm에서 0 µm로 줄일 때 5.5 V에서 8.0 V로 상승해 LVTSCR의 1.8 V를 크게 상회했습니다. d2를 1 µm로 늘리면 V_h가 추가 상승했습니다(그림 5). 클램핑 전압(V_CL)은 50 µm 소자에서 허용 범위 내(HBM=2 kV, I_TLP=1.3 A)에 머물렀으나 더 강한 ESD 스트레스는 제한된 소자 폭에 도전이 될 수 있습니다. 핑거 폭을 300 µm로 확장(d1=0.6 µm, d4=0.5 µm 또는 0 µm)하면 V_CL을 유지하면서 매우 낮은 동적 저항(R_dy≈0.7 Ω), 우수한 ESD 강건성(It2>10 A), 높은 V_h 6.7 V를 달성했습니다. H-RR 내 추가 P+의 영향은 d4=0 µm와 d4=0.5 µm 소자 간 성능 차이로 확인됩니다.
기존 LVTSCR과 제안된 HHV-SCR의 단위 폭당 고장 전류 및 TLP I-V 특성: (a) d2=0.5 µm, (b) d2=1 µm, W=50 µm.
d1=0.6 µm, W=300 µm에서 d4=0.0 µm 및 d4=1.0 µm HHV-SCR 실험 TLP 특성.
표준 CMOS 공정과 호환되는 HHV-SCR은 기존 LVTSCR의 1.8 V보다 450% 이상 높은 8 V를 초과하는 유지 전압을 제공하면서 높은 고장 전류와 400% 이상 향상된 성능 지수를 유지합니다. 소자의 V_h는 면적이나 전류 능력 희생 없이 5.5 V에서 8.1 V까지 조정 가능하며, 전력 밀도 성능이 기준 LVTSCR 대비 200% 이상 우수합니다. 이러한 결과는 HHV-SCR이 현대 ESD 보호를 위한 소형, 래치업 면역, 강건한 솔루션임을 입증합니다.
본 연구에서 생성되거나 분석된 모든 데이터는 본 게재 논문에 포함되어 있습니다.
나노물질
초록 본 논문에서는 0.1 cm2의 상당한 활성 영역을 가진 13.5 kV 4H-SiC PiN 정류기를 제작하였다. 초고내압 요구 사항을 충족하기 위해 전하-전계 변형 접합 터미네이션 확장(CFM-JTE)을 제안하였으며, 이는 JTE 도즈 허용 범위를 기존 2존 JTE보다 약 2.8배 확대하였다. 또한 CFM-JTE는 기존 2존 JTE 공정을 통해 구현 가능하다. 캐리어 수명 향상 기술 없이도 순방향 전류가 VF = 5.2 V에서 최대 100 A까지 측정되었다. CFM-JTE 구조는 400 μm의 비교적 작은 터미널 영역으로 병렬
가혹 환경·무오염 생산 공정 모두 대응하는 6축 소형 로봇 ABB가 6축 IRB 1300 산업용 로봇에 새로운 보호 요소 추가해 까다로운 산업 애플리케이션과 오염 없는 생산 공정 모두 사용 가능하게 했습니다. 회사 측에 따르면 전자 조립, 자동차, 금속 가공 등 다양한 산업에서 생산성 향상, 제품 품질 개선, 사이클 타임 단축 새 기회 열림. 3가지 보호 버전으로 환경 적응성 확대 2020년 최초 출시된 IRB 1300이 이제 IP67, Foundry Plus 2, 클린룸 ISO 4 버전으로 제공. 고액체·분진 환경 등 가혹 조
