수직 트랜지스터 애플리케이션을 위한 인 도핑된 실리콘/실리콘-게르마늄 다층 구조의 성장 및 선택적 에칭

결과 및 토론

P-도핑된 Si/SiGe/Si ML의 에피택시

이 연구에서 Si와 SiGe에 P의 통합이 처음에 조사되었습니다. ML 구조는 그림 1a에 나와 있습니다. PH가 증가하는 P-도핑된 Si/도핑되지 않은 Si의 ML₃ 흐름이 성장하고 그림 1b의 SIMS에 의해 레이어 프로필이 조사되었습니다. 그림은 P 농도가 증가하여 최고 수준인 2.6 × 10 ¹⁹ 에 도달함을 보여줍니다. cm ⁻³ . 프로필이 'P-도핑된 Si/Si_0.72인 샘플 2개 추가 Ge_0.28 /P-도핑된 Si' 및 'Si/P-도핑된 Si_0.72 Ge_0.28 /Si'가 설계되었으며 P-프로파일은 각각 그림 1c, d에 나와 있습니다. 그림 1c에서 P가 도핑된 Si/Si_0.72 계면에서 P 파일업이 관찰됩니다. Ge_0.28 다층. 다층층에서 하부에서 상부로 인 농도가 증가할수록 계면 인 축적량이 증가하며, 최고 농도는 1.6 × 10 ²⁰ cm ⁻³ , 이는 그림 1b의 농도의 6배입니다(2.6 × 10 ¹⁹ cm ⁻³ ). 도핑된 Si_0.72 Ge_0.28 층(그림 1d)에서 P 농도가 현저히 높으며 경계면에 피크가 없습니다. 도핑으로 인해 Ge 백분율이 약간 증가합니다. 이 거동은 SiH₄의 향상된 흡착과 관련이 있습니다. 및 GeH₄ PH₃가 있는 경우 . 또한, 도핑으로 인해 동일한 성장 시간을 갖는 그림 1c, d 사이에 층 두께가 다릅니다. 이는 P-doping이 Si_0.72의 성장률을 향상시킨다는 것을 의미합니다. Ge_0.28 층 및 GeH₄의 흡수 , Si의 성장 속도는 P 흡착으로 인해 지연됩니다. 이러한 현상은 참고문헌에 보고된 결과와 일치합니다. [36,37,38]. 위로부터 Si/SiGe 계면에서 P 편석 및 자동 도핑 현상이 심각하다. Si/SiGe 인터페이스의 P-도핑 피크는 SiGe 층에 의도하지 않은 도핑을 만듭니다. SiGe는 트랜지스터의 채널 층으로 사용되기 때문에 불균일한 도핑 프로파일 또는 높은 배경 도핑 레벨은 장치 응용을 제한합니다[39]. P 피크를 제거하는 몇 가지 방법은 아래에서 설명합니다. 더 나은 비교를 위해 모든 SiGe 레이어가 변형되고 SiH₄의 유량비가 (SiH₂ Cl₂ ) 및 GeH₄ SiGe 레이어는 모든 실험에서 변경되지 않았습니다.

아 P-도핑된 Si/SiGe/Si ML의 개략도. ㄴ 도핑되지 않은 Si/P 도핑된 Si ML의 P 도핑 농도. c의 Ge/Si 백분율 및 P 농도 도핑되지 않은 Si_0.72 Ge_0.28 /P 도핑된 Si, d 도핑되지 않은 Si/P 도핑된 Si_0.72 Ge_0.28 ML. 퍼지 및 도핑되지 않은 스페이서 레이어는 고려되지 않았습니다.

스페이서 레이어의 영향

과량의 P 원자를 흡수하기 위해 도핑되지 않은 Si 스페이서 층이 하단 도핑된 Si 층과 도핑되지 않은 SiGe 층 사이에 삽입되었습니다. 그림 2a는 설계된 구조의 개략도를 보여주고, 그림 2b–d는 (b) 3nm, (c) 5nm, (d) 10nm 두께의 통합된 Si 스페이서의 프로파일 결과를 보여줍니다. P 파일업의 피크는 감소하는 반면 Si 층의 Si/Ge 백분율과 P 농도는 그림 2b-d와 같이 일정하게 유지됩니다. P 누적 레벨이 4 × 10 ¹⁹ 에서 82% 감소합니다. cm ⁻³ 그림 2b에서 7 × 10 ¹⁸ cm ⁻³ 그림 2d에서 스페이서 두께 X일 때 _b 3nm에서 10nm로 증가했습니다. 도핑되지 않은 Si 스페이서 층의 두께를 늘리면 과도한 P 원자의 흡수가 증가합니다. 그림 2d에서 Si_0.86에서 P-프로파일의 기울기 Ge_0.14 /Si 표면은 15.9nm/dec인 반면 Si/Si_0.86에서 Ge_0.14 인터페이스 기울기는 31.3nm/dec입니다. 한편, 너무 두꺼운 Si 스페이서 층은 시트 저항이 증가하기 때문에 적절한 해결책이 아니다. 따라서 면저항과 P-프로파일의 제어되지 않는 것 사이의 절충안이 트랜지스터에 대해 이루어져야 합니다. 그림 2는 Si/Si_0.86 사이의 스페이서 층의 영향도 보여줍니다. Ge_0.14 레이어(X _b ) Si_0.86 사이의 레이어와 달랐습니다. Ge_0.14 /시(X _t ). 그림 2b, c에서 Si_0.86 사이의 스페이서 두께 Ge_0.14 /Si는 3nm 및 5nm인 반면, 그림 2d에서는 스페이서 층이 삽입되지 않았습니다. 그러나 Si_0.86에서 P-프로파일의 기울기 Ge_0.14 /Si는 동일하지만(약 15.9nm/dec), 그림 2d에서 상단 스페이서 층이 제거되었지만 도핑 프로파일에 대한 영향은 관찰되지 않았습니다. 위의 결과에서 P 피크는 Si/Si_0.86에서만 나타났습니다. Ge_0.14 아마도 용해도 한계로 인한 인터페이스; 과량의 P 원자는 표면에서 P-P 이량체를 형성하고 SiGe 캡 층에 통합될 수 있습니다. 또한, P-도핑된 Si 이후 SiGe 성장 동안 P의 자동 도핑이 있습니다. 따라서 과잉 P 원자를 제거하거나 Si 용해도를 향상시키는 방법이 모색되었습니다.

아 도핑되지 않은 스페이서 레이어가 다른 실험 샘플의 개략도. 그리고 P-도핑된 Si/Si의 Ge, Si 및 P 프로파일_0.86 Ge_0.14 b의 도핑되지 않은 Si 스페이서 층이 있는 /P 도핑된 Si ML 3nm, 두 인터페이스 모두 c 5nm, 두 인터페이스 모두 d 10nm, Si_0.86이 있는 하나의 인터페이스에서만 Ge_0.14

Si/SiGe/Si ML의 계면에서 수소 퍼지의 영향

이 섹션에서는 Si 스페이서 층을 5nm로 고정하고 P-도핑된 Si 성장 후 과잉 P 원자를 제거하기 위해 수소 퍼지를 도입했습니다. 그림 3c, d에서 수소 흐름을 20에서 60sccm로 늘리고 퍼지 시간을 2에서 10분으로 늘리는 것이 P 피크에 뚜렷한 영향을 미치지 않는다는 것을 알 수 있습니다. Si의 도핑 농도는 3 × 10 ¹⁹ 입니다. cm ⁻³ , "스페이서 레이어의 영향" 섹션에서 논의한 것과 동일합니다. 계면에서의 P 피크 농도는 그림 3d의 Si 농도와 동일합니다. 층 두께는 다른 퍼지 조건에서 동일합니다. P 원자는 수소로 제거할 수 없습니다. 이것은 표면에 안정한 P 복합체가 형성되는 것으로 설명할 수 있습니다. 온도, 압력, 퍼지 시간과 같은 매개변수를 변경하면 도움이 될 것이지만[24, 40], 너무 긴 퍼지 시간은 시간 비용으로 인해 적합하지 않으며 고온(> 950 °C)은 Si-G 상호확산을 유발합니다[41]. .

a의 개략도 H₂의 도핑 전략 퍼지 조건 및 b Si/SiGe/Si ML의 실험 구조. ㄷ Ge/Si 프로필 및 d P-도핑된 Si/Si의 P 농도_0.86 Ge_0.14 /P 도핑된 Si MLs

P-통합에 대한 성장 화학의 영향

이 실험에서 Si 전구체인 SiH₄ , SiH₂로 대체되었습니다. Cl₂ (DCS). 이 샘플에서 성장 매개변수는 이전과 동일했고 구조는 5nm Si 스페이서 층을 포함하고 퍼지 시간은 60sccm의 유량으로 5분입니다. 뒤에 있는 아이디어는 Cl 기반 화학이 Si 표면과 P-Cl, Si-Cl 또는 Ge-Cl의 반응에 의해 과잉 P 원자를 제거할 수 있는지 여부를 조사하는 것입니다[42]. 그림 4에서 P 피크 농도는 2배 감소합니다(2.6 × 10 ¹⁹ cm ⁻³ ~ 1.3 × 10 ¹⁹ cm ⁻³ ), Si 층의 P 농도는 2.6 × 10 ¹⁹ 입니다. cm ⁻³ . 추정된 Ge 함량은 30%로 SiH₄를 포함하는 SiGe보다 높습니다. . 더 높은 Ge 함량은 Cl이 표면 반응에서 바람직하게는 Si 원자를 제거한다는 것을 보여줍니다. 이 결과는 또한 SiH₄와 가스 유량비 및 Ge 농도의 다른 관계에 의해 설명될 수 있습니다. 및 SiH₂ Cl₂ 기체 전구체 [32, 43]. 또 다른 설명은 Ge 원자가 수소 탈착을 증가시켜 자유 핵 생성 사이트를 증가시킨다는 것입니다[44]. Si_0.7의 P 농도 기울기 Ge_0.3 /Si 인터페이스는 13.2nm/dec로 Si_0.86보다 약간 더 선명했습니다. Ge_0.14 /Si 인터페이스(15.9nm/dec). Si/Si_0.7에서 P-프로파일의 기울기 Ge_0.3 인터페이스는 20nm/dec입니다. 따라서 더 많은 HCl을 도입하거나 SiH₂의 가스 비율을 증가시켜 Cl₂ 및 GeH₄ , 도핑된 Si 표면에서 분리된 P 원자는 HCl에 의해 에칭되어 P-Cl 이량체를 형성할 수 있으며 Si/SiGe에서 P 피크 농도는 더 낮을 수 있습니다[38, 45].

a의 개략도 성장 화학을 변화시키는 도핑 전략, b Si/SiGe/Si ML의 실험 구조. SiG 층은 DCS로 성장되었습니다. 퍼지 시간은 도핑된 Si 후 60sccm의 유량으로 5분이었습니다. 도핑되지 않은 Si 스페이서 층은 바닥 도핑된 Si와 도핑되지 않은 SiGe 사이에 5nm였습니다. ㄷ P-도핑된 Si/Si의 Ge/Si 프로파일 및 P 농도_0.7 Ge_0.3 /P 도핑된 Si MLs

Ge 콘텐츠가 P 프로필에 미치는 영향

우리가 이전에 논의한 바와 같이, SiGe에서 P의 혼입은 Si에서보다 현저하게 높았다. 따라서 이것은 Si 스페이서(5nm)에 몇 퍼센트의 Ge(7%)를 추가하면 Si에 P의 통합을 향상시킬 수 있다는 아이디어를 불러일으킬 수 있습니다. 여기서 우리의 목적은 P-도핑된 Si의 특성을 크게 변경하는 것이 아니라 Si에서 P의 분리를 방해하는 것임을 언급할 가치가 있습니다. 이 샘플에서 스페이서 레이어가 성장하는 동안 챔버 압력이 10Torr로 감소했습니다. 이 조건에서 도핑 의존적 성장률과 Ge 백분율이 중요합니다. 그림 5b에서 상단 및 하단 레이어는 110nm Si_0.93이었습니다. Ge_0.07 1 × 10 ²⁰ 의 P 농도로 cm ⁻³ , 중간층은 40nm Si_0.78 Ge_0.22 3.5 × 10 ¹⁹ 의 P 농도 cm ⁻³ . P-도핑된 Si의 P 농도 기울기_0.93 Ge_0.07 /Si_0.78 Ge_0.22 약 33nm/dec였습니다. 두 층 사이의 Ge 백분율 차이가 충분히 크지 않았기 때문에 기울기가 날카롭지 않았습니다. 그림 5d에서 P-도핑된 Si_0.93의 3개 레이어 Ge_0.07 /Si_0.78 Ge_0.22 /P-도핑된 Si_0.93 Ge_0.07 도핑 균일성을 검증하기 위해 ML을 성장시켰고, 그 구조도를 그림 5c에 나타내었다. 하단에서 상단 레이어로 갈수록 P 농도가 감소하고 있음을 알 수 있습니다. 이는 P의 메모리 효과로 설명할 수 있습니다. 챔버의 잔류 P 원자 또는 확산된 P 원자는 필름 표면에 축적되어 필름 표면의 자유 활성 사이트를 차단합니다. 표면 [38, 39]. P-피크는 제거되었지만, Si_0.78 Ge_0.22 및 Si_0.93 Ge_0.07 여전히 심각했습니다.

아 개략도, b P-도핑된 Si의 한 층에서 Ge/Si 및 P 프로파일_0.93 Ge_0.07 /Si_0.78 Ge_0.22 /P-도핑된 Si_0.93 Ge_0.07 ML. ㄷ 개략도, d P-도핑된 Si_0.93 3개 레이어의 Ge/Si 및 P 프로파일 Ge_0.07 /Si_0.78 Ge_0.22 /P-도핑된 Si_0.93 Ge_0.07 ML

Si/SiGe/Si ML의 선택적 에칭 특성

ML 구조가 성공적으로 성장되면(위의 성장 전략을 사용하여) NW가 SiO₂를 사용한 수직 에칭에 의해 형성되었습니다. /SiN을 하드마스크로 사용합니다. 그 후, SiGe 층은 설계된 폭을 갖는 채널 층을 형성하기 위해 측면 방향으로 Si에 선택적으로 에칭되어야 한다. 이 실험에서 두 가지 유형의 ML 구조가 선택되었습니다. P-도핑된 Si/SiGe/P-도핑된 Si(샘플-1, 그림 2c) 및 P-도핑된 Si_0.93 Ge_0.07 /Si_0.78 Ge_0.22 /P-도핑된 Si_0.93 Ge_0.07 (샘플-2, 그림 5b). 이러한 선택은 P의 외부 확산이 (부분적으로) 억제된 위의 논의와 장치 적용의 관점을 고려하여 이루어집니다.

수직 방향의 식각은 건식 식각으로 수행되었으며 측면 식각의 경우 선택적 건식 또는 습식 식각이 적용되었습니다. 샘플 1의 에칭 프로파일은 그림 6a, b에 나와 있습니다. 그리고 그림 6a의 TEM 이미지와 EDS 매핑을 그림 7에 나타내었다. 이 실험에서 하드마스크는 산화물/질화물이다. 그림 6a는 CF₄의 11.5초 건식 에칭 후를 보여줍니다. /O₂ /그. Si_0.86의 에칭 선택도 Ge_0.14 그리고 P-도핑된 Si는 5.8이다. 그림 6b는 20분의 HF(6%)/H₂ 습식 에칭 후 O₂ (30%)/채널₃ COOH(99.8%). 습식 에칭으로 하드마스크(SiO₂ /SiN), 결과적으로 Si 캡 층도 ~ 10 nm로 에칭되었습니다. "스페이서 층의 영향" 섹션에서 논의된 바와 같이, P-도핑된 Si/Si_0.86에서 P 더미가 있습니다. Ge_0.14 상호 작용. 습식 에칭은 도핑 수준에 민감합니다. 따라서 첫 번째 인터페이스가 더 빨리 에칭되었습니다. 결과적으로 전면 에칭 인터페이스는 수직이 아니며 각진 면이 있습니다. 평균 선택도는 4.2 미만이었다. 두 가지 에칭 방법을 비교하면 건식 에칭은 SiGe의 더 나은 선택성과 함께 Ge 백분율에 민감하고 습식 에칭은 도펀트 농도에 민감합니다. 샘플 2의 에칭도 그림 6c, d에서 연구됩니다. 유사한 현상이 이 샘플에서 관찰되었지만 SiGe 선택적 에칭 깊이는 더 높은 Ge 백분율로 인해 더 깊었습니다(그림 6a, c). 건식 에칭에서 Si_0.78의 선택도 Ge_0.22 및 P-도핑된 Si_0.93 Ge_0.07 는 6.3이었고, 습식 에칭에서는 평균 선택도가 2.5 미만이었다. 따라서 식각 균일성과 선택성을 고려할 때 건식 식각이 더 나은 선택이었다.

P-도핑된 Si/Si의 SEM 이미지_0.86 Ge_0.14 a가 있는 그림 2c의 /P-도핑된 Si 11.5초 건식 에칭, b 20분 습식 에칭 및 P-도핑된 Si_0.93 Ge_0.07 /Si_0.78 Ge_0.22 /P-도핑된 Si_0.93 Ge_0.07 c가 있는 ML 11.5초 건식 에칭, d 20분 습식 에칭. 건식 에칭은 CF₄였습니다. :O₂ :He =4:1:5, 습식 에칭은 HF(6%):H₂ O₂ (30%):CH₃ COOH(99.8%) =1:2:4

아 TEM 이미지, b –이 P-도핑된 Si/Si의 EDS 매핑_0.86 Ge_0.14 11.5초 건식 에칭을 사용한 그림 6a의 /P-도핑된 Si. b의 요소 c에서 Si입니다. Ge, d 는 O이고 e에서 N

샘플 1 및 샘플 2에서 에칭 단계 후 변형을 조사하기 위해 추가 분석을 수행했습니다. 그림 8a–h는 수직 에칭 후 성장한 상태, 습식 및 건식 에칭을 사용한 SiGe 측면 에칭과 같은 샘플의 (004) 로킹 곡선(RC)을 보여줍니다. RC 분석에서 넓어짐(full-width-half-maximum 또는 FWHM)은 결함 밀도의 지표이며 Si와 비교한 SiGe 피크의 위치는 층의 변형량을 결정합니다. 여기서 우리는 피크 확장이 층의 얇은 두께로 인해 발생할 수 있음을 강조합니다. 따라서 RC 분석과 결함 밀도의 기여도를 구별하는 것은 어려울 것이지만 이러한 분석의 일부 확장에서만 FWHM을 비교할 수 있습니다. 이 RC에서 샘플 1(그림 8a-d)에는 단일 SiGe 레이어가 있습니다. 한편, 샘플 2(그림 8e–h)는 7% 및 22% Ge를 나타내는 두 개의 피크를 보여줍니다. As-grown 샘플의 경우 X선 빔의 간섭이 관찰되어 두께 층 프린지가 발생합니다. 이러한 변두리의 출현은 고품질 SiGe/Si 인터페이스를 보여줍니다. 샘플 1과 샘플 2의 RC에서 Ge 피크는 변형 완화를 나타내는 Si 기판 피크 쪽으로 이동했습니다. SiGe의 측면 건식 에칭 후 Ge 피크의 더 이상의 이동은 감지되지 않았습니다. 이는 채널 영역의 캐리어 이동도가 스트레인에 의존하기 때문에 트랜지스터 성능에 대한 유망한 결과입니다. 한편, 습식 에칭된 SiGe의 경우 변형이 더 완화되었으며 기판 피크를 향한 더 많은 이동이 관찰되었습니다. 이것은 습식 식각이 채널층을 형성하는 측면 SiGe 식각에 적합하지 않음을 보여줍니다.

샘플 1, P-도핑된 Si/Si_0.86의 (004) 반사 주변의 HRXRD 요동 곡선 Ge_0.14 a에 5nm 스페이서 레이어가 있는 /P 도핑된 Si ML –d 및 샘플-2, P-도핑된 Si_0.93 Ge_0.07 /Si_0.78 Ge_0.22 /P-도핑된 Si_0.93 Ge_0.07 e의 ML –h . 두 샘플 모두 4개의 패널을 가지고 있습니다. 수직 에칭 후 성장된 HF(6%)/H₂의 SiGe 측면 습식 에칭 O₂ (30%)/채널₃ COOH(99.8%) 20분, 측면 건식 에칭 CF₄ /O₂ /그 11.5초

그림 9a–h에서 샘플의 결함 밀도에 대한 자세한 정보를 찾기 위해 추가 X선 분석을 수행했습니다. 2차원 측정을 기반으로 하는 HRRLM은 그림 9a-h와 같이 여기에서 수행되었습니다. HRRLM의 결함 밀도에 대한 지표는 ω 방향을 따른 SiGe 층의 확장입니다(ω는 입사 빔 각도). Si 및 SiGe 피크의 위치는 성장 방향에 평행하고 수직인 변형 성분을 제공합니다. 샘플 1과 샘플 2에서 as-grown SiGe 레이어는 작은 ω-broadening을 보여주고 레이어는 완전히 변형된 SiGe 레이어를 보여주는 Si에 정렬됩니다(그림 9a, e 참조). 그림 9b는 수직 에칭 후 샘플을 보여주고, SiGe 피크는 변형 완화를 나타내는 그림 8b의 RC 결과와 유사한 방식으로 Si 기판 쪽으로 이동했습니다. 그러나 놀랍게도 측면 건식 에칭 샘플(그림 9c)은 Si 피크와의 정렬에서 나가는 방향인 상호 공간의 이동과 함께 SiGe 피크의 명확한 ω-확장을 보여줍니다. 그러나 습식 에칭 샘플(그림 9d)은 완전 변형 정렬되고 건식 에칭 샘플(그림 9c)보다 낮은 층 강도를 갖습니다. 이 경우 식각 공정의 특성이 다르기 때문에 생성된 결함은 이러한 샘플에서 서로 다른 기원을 가질 것으로 예상됩니다. 샘플 2에는 2개의 SiGe 레이어가 포함되어 있습니다. Si_0.93 Ge_0.07 피크는 수직 및 측면 방향 모두에서 에칭 후 살아남는 반면 Si_0.78 Ge_0.22 전체 변형 완화를 나타내는 수직 에칭 후 사라집니다(그림 8f–h). 샘플 2의 열악한 공정 안정성은 부적합 전위의 형성을 촉진하는 P-도핑에 기인할 수 있습니다.

P-도핑된 Si/Si의 HRRLM_0.86 Ge_0.14 a에서 5nm 스페이서 층(샘플-1)이 있는 /P-도핑된 Si ML –d 및 P-도핑된 Si_0.93 Ge_0.07 /Si_0.78 Ge_0.22 /P-도핑된 Si_0.93 Ge_0.07 e의 ML(샘플-2) –h . 두 매핑에는 모두 4개의 패널이 있습니다. 성장 시 수직 에칭 후 HF(6%)/H₂의 측면 습식 에칭 O₂ (30%)/채널₃ COOH(99.8%) 20분, 측면 건식 에칭 CF₄ /O₂ /그 11.5초