고성능 수직 게이트-올-어라운드 트랜지스터를 위한 인 도핑 Si/SiGe 다중층 최적화

요약

수직 게이트-올-어라운드 전계효과 트랜지스터(vGAAFET)는 3nm 기술 노드 이상 첨단 집적회로 제조 기술에서 핀펫(FinFET) 대체 잠재 후보로 여겨집니다. 수직 트랜지스터 형성을 위해 Si/SiGe/Si 다중층(ML)을 통상 성장 및 가공합니다. 본 연구에서는 Si/SiGe/Si ML 내 인(P) 도핑과 이 ML 수직 식각 후 SiGe 측면 선택 식각으로 vGAAFET 구조 형성 공정 연구. 에피택시 전략으로 수소 퍼지(P 원자 Si 표면 접근 차단), P 도핑 Si 층 양측 Si 또는 Si₀.₉₃Ge₀.₀₇ 스페이서 삽입, SiH₄ 대신 SiH₂Cl₂(DCS) 치환 등 제안. 실험 결과 Si₀.₉₃Ge₀.₀₇에 7% Ge 첨가로 편석과 자가 도핑 완화 가능. 구조는 양호한 격자 품질, 거의 응력 이완 없음. P 도핑 Si(또는 P 도핑 Si₀.₉₃Ge₀.₀₇)와 SiGe 간 선택 식각도 습식/건식 식각으로 논의. 다양한 식각법 성능과 선택성 비교. 본 논문은 수직 GAAFET 구조 n형층 에피택시와 식각 과제 해결 지식 제공.

서론

상보성 금속 산화막 반도체(CMOS) 스케일링이 물리적 한계 도달하며 단채널 효과가 트랜지스터 성능 크게 약화. 해결책은 새 트랜지스터 설계, 예: GAAFET(게이트-올-어라운드 전계효과 트랜지스터), 3nm 기술 노드 이하 나노스케일 트랜지스터 최유망 후보[1,2,3,4,5,6]. 국제 소자 시스템 로드맵(IRDS) 2020 기준 측면/수직 나노와이어/나노시트가 핀펫 대체 주 구조[7]. 수직 GAAFET(vGAAFET)은 게이트 길이 자유 설계 가능, 집적 밀도 증가 큰 잠재력[4, 8]. 수직 나노와이어 구조 구현 두 주 범주: 바텀업, 탑다운. 바텀업은 금속 촉매 도입 공정 호환성 문제 야기[9, 10]. 탑다운은 나노와이어 구성 제어 우수, 핀펫 호환성으로 산업계 주류[4, 11,12,13,14]. 탑다운 vGAAFET 제작 많은 관심. 자기정렬 게이트 정확한 게이트 길이 제어 핵심 과제[15, 16]. 효과적 게이트 길이 제어/변이 감소를 위해 게이트 길이를 채널 소재 에피택셜 성장 두께로 1차 결정, 예: 바닥 평면 상 성장 Si/SiGe/Si, SiGe 채널 소재[17,18,19,20]. 또 다른 중요 통합 과제는 채널과 S/D 영역 간 도핑[16, 20, 21], 특히 급격한 접합 제어[20]. 기존 S/D 이온 주입 공정 대비 에피택시 공정은 제작 단순화, 표면 손상 감소, 균일 도핑 프로파일 달성. 하지만 P 도핑 Si/SiGe/P 도핑 Si 샌드위치 구조는 화학 기상 증착(CVD) 시스템에서 Si/SiGe 계면 가장 흔한 n형 도펀트 인(P)[22, 23], 비소[24, 25], 안티모니[26, 27] 편석, 자가 도핑, 외확산 현상으로 에피택셜 성장 어려움. 따라서 계면 분리된 도너 원자 모이고 SiGe 층 도핑돼 높은 누설로 트랜지스터 성능 저하 유발.

도펀트 편석 저해 전략 중 초저온 성장 적용. 분자빔 에피택시(MBE)로 n형 도핑 성장 노력 다수 보고[28]; 하지만 CVD 미적용. MBE 장비 대부분 단일 칩 설계, 고진공 필요, 느린 처리량. 게다가 MBE 8인치 이상 웨이퍼 산업 호환 안 됨. 따라서 MBE 기술 산업 양산 부적합. 반면 RPCVD 시스템 강한 생산 능력, 단순 장비 구조로 IC 산업 적합[29]. RPCVD 성장 첫 아이디어: 챔버 내 수소 유량 조절. 수소는 캐리어 가스로 전구체 기체 동역학 영향. 리 등[23] 급속 열 CVD(RTCVD) 시스템 저온 성장 시 수소 표면 호스트 원자 결합 구조 변화, 편석 에너지 감소 보고. 하지만 수소 효과 Si/SiGe 계면 감압 CVD(RPCVD) 시스템서 미탐구. 수바르 등[30] P 도핑 Si와 SiGe 사이 30nm 비도핑 Si 스페이서층 삽입으로 계면 P 농도 4배 감소(8×10¹⁹ cm⁻³ → 2×10¹⁹ cm⁻³), 하지만 P 도핑 피크 완전 제거 못 함. 베넷 등[31] Si n형 도핑 응력 효과 연구. 인장 응력 도입으로 도핑 고용해도 증가. 크리스텐센 등[32] Si₁₋ₓGeₓ(0 ≤ x ≤ 0.22) Ge 함량에 P 확산도 유의미 의존 없음. 이완 Si와 쌍축 압축 응력 SiGe 간 P 확산 계수 큰 차이 없음. 장엔베르크 등[33] 825°C 이완 Si₀.₈₈Ge₀.₁₂ 확산 계수 2배 향상 관측.

본 논문에서는 RPCVD 이용 Si/SiGe/Si 다중층 내 P 도핑 개선 여러 방법 제안. 실험에서 수소 퍼지, 비도핑 스페이서층 삽입, Si 전구체 SiH₄→SiH₂Cl₂(DCS) 변경, Si₀.₉₃Ge₀.₀₇ 희생층 SiGe 층 양측 도입으로 응력 프로파일 조절 등 전략 제시. 또한 SiGe 선택 식각 논의해 얇은 SiGe층(채널층 의도) 형성[6, 34]. 습식/건식 식각 도구 식각 특성 비교. 최종 구조 향후 서브-10nm 기술 노드 vGAAFET 용도.

방법

Si/SiGe/Si 다중층(ML) 200mm Si <100> 웨이퍼 상 RPCVD(ASM Epsilon 2000) 장비로 성장. Si 기판 H₂SO₄/H₂O₂ 혼합액 세정 후 희석 HF로 네이티브 산화막 제거, 에피택시 챔버 로드락 진입 전 처리. 시료 챔버 내 1050°C 어닐링으로 네이티브 산화막 제거해 고품질 Si 표면 확보. Si, Ge, P 전구체: SiH₄(또는 SiH₂Cl₂), H₂ 중 10% GeH₄, H₂ 중 2% PH₃. 성장 온도 650°C, 챔버 압력 80 Torr 유지. 일부 실험 챔버 압력 10 Torr 낮춰 S/D 영역 P 도핑 Si₀.₉₃Ge₀.₀₇ 성장. SiGe 채널 Ge 함량 0.22 고정. 선택 식각 특성 연구 위해 50nm 질화막/30nm 산화막 하드마스크 증착 하부 ML 보호. 리소그래피와 건식 이방성 수직 식각으로 개별 직육면체 패턴 형성. 선택 식각 실험: 습식 HF(6%):H₂O₂(30%):CH₃COOH(99.8%)=1:2:4, 건식 CF₄:O₂:He=4:1:5[35] 사용.

Si/SiGe/Si ML 특성 분석: 고분해능(테르모 사이언티픽 탈로스 F200) 투과 전자 현미경(HRTEM), 에너지 분산형 X-선 분광법(EDX), 고분해능 X-선 회절(HRXRD), 브루커 JV 델타-x 고분해능 역격자 맵(HRRLM), 히타치(일본) 주사 전자 현미경(SEM), 2차 이온 질량 분석(SIMS).

결과 및 고찰

P 도핑 Si/SiGe/Si ML 에피택시

본 연구에서 Si와 SiGe 내 P 도핑 최초 탐구. ML 구조 Fig. 1a. 증가하는 PH₃ 유량으로 P 도핑 Si/비도핑 Si ML 성장, SIMS로 층 프로파일 분석(Fig. 1b). P 농도 증가해 최고 2.6×10¹⁹ cm⁻³ 도달. 'P 도핑 Si/Si₀.₇₂Ge₀.₂₈/P 도핑 Si'와 'Si/P 도핑 Si₀.₇₂Ge₀.₂₈/Si' 프로파일 2개 시료 설계, P 프로파일 Fig. 1c, d. Fig. 1c: P 도핑 Si/Si₀.₇₂Ge₀.₂₈ 다중층 계면 P 파일업 관찰. 계면 P 파일업은 다중층 바닥→위 P 농도 증가 따라 증가, 최고 1.6×10²⁰ cm⁻³로 Fig. 1b(2.6×10¹⁹ cm⁻³) 6배. 도핑 Si₀.₇₂Ge₀.₂₈ 층(Fig. 1d) P 농도 현저히 높고 계면 피크 없음. 도핑 탓 Ge% 약간 증가. 이 거동 PH₃ 존재 시 SiH₄, GeH₄ 흡착 증강 관련. 도핑 탓 Fig. 1c, d(동일 성장 시간) 층 두께 차이. P 도핑이 Si₀.₇₂Ge₀.₂₈ 성장률과 GeH₄ 흡착 증진, Si 성장률은 P 흡착 탓 지연. 이 현상 선행 연구[36,37,38] 결과와 일치. 위 결과로 Si/SiGe 계면 P 편석과 자가 도핑 현상 심각. Si/SiGe 계면 P 도핑 피크는 SiGe 층 비의도적 도핑 유발. SiGe 채널층 의도 시 불균일 도핑 프로파일/높은 배경 도핑 레벨 소자 응용 제한[39]. P 피크 제거 여러 방법 아래 논의. 공정 비교 위해 모든 SiGe 층 응력 상태 유지, SiGe 층 SiH₄(SiH₂Cl₂)와 GeH₄ 유량비 전 실험 동일.

스페이서층 영향

바닥 도핑 Si 층과 비도핑 SiGe 층 사이 비도핑 Si 스페이서층 삽입해 과잉 P 원자 흡수. Fig. 2a 설계 구조 개요, Fig. 2b-d 두께 (b) 3nm, (c) 5nm, (d) 10nm 통합 Si 스페이서 프로파일 결과. P 파일업 피크 감소, Si/Ge%와 Si 층 P 농도 Fig. 2b-d 동일 유지. 스페이서 두께 X_b 3→10nm 증가 시 P 파일업 레벨 82% 감소(Fig. 2b 4×10¹⁹ cm⁻³ → Fig. 2d 7×10¹⁸ cm⁻³). 비도핑 Si 스페이서 두께 증가 과잉 P 원자 흡수 증가. Fig. 2d Si₀.₈₆Ge₀.₁₄/Si 표면 P 프로파일 기울기 15.9 nm/dec, Si/Si₀.₈₆Ge₀.₁₄ 계면 기울기 31.3 nm/dec. 하지만 너무 두꺼운 Si 스페이서층 시트 저항 증가로 부적절. 트랜지스터 위해 시트 저항과 비제어 P 프로파일 간 트레이드오프 필요. Fig. 2에서 Si/Si₀.₈₆Ge₀.₁₄ 층 사이 스페이서층(X_b) 영향과 Si₀.₈₆Ge₀.₁₄/Si 사이(X_t) 영향 다름. Fig. 2b, c Si₀.₈₆Ge₀.₁₄/Si 사이 스페이서 3nm, 5nm, Fig. 2d 상단 스페이서 제거. 하지만 Si₀.₈₆Ge₀.₁₄/Si P 프로파일 기울기 동일(~15.9 nm/dec), Fig. 2d 상단 스페이서 제거해도 도핑 프로파일 영향 없음. 위 결과로 P 피크만 Si/Si₀.₈₆Ge₀.₁₄ 계면 존재, 용해도 한계 탓 가능성; 과잉 P 원자 표면 P-P 이합체 형성해 SiGe 캡층 도핑. 또한 P 도핑 Si 후 SiGe 성장 중 P 자가 도핑 발생. 따라서 과잉 P 원자 제거나 Si 용해도 개선 방법 모색.

Si/SiGe/Si ML 계면 수소 퍼지 영향

이 절 Si 스페이서층 5nm 고정, P 도핑 Si 성장 후 과잉 P 원자 제거 위해 수소 퍼지 도입. Fig. 3c, d에서 수소 유량 20→60 sccm, 퍼지 시간 2→10분 증가해도 P 피크 뚜렷한 효과 없음. Si 도핑 농도 3×10¹⁹ cm⁻³로 "스페이서층 영향" 절과 동일. 계면 P 피크 농도 Fig. 3d Si 농도와 동일. 퍼지 조건별 층 두께 동일. P 원자 수소로 제거 안 됨; 표면 안정 P 복합체 형성 탓 설명 가능. 온도, 압력, 퍼지 시간 등 파라미터 변경 도움[24, 40], 과도한 퍼지 시간 시간 비용, 고온(>950°C) Si-Ge 상호확산 유발[41].

성장 화학 P-도핑 영향

이 실험 Si 전구체 SiH₄→SiH₂Cl₂(DCS) 치환. 성장 파라미터 동일, 구조 5nm Si 스페이서층, 퍼지 5분 60 sccm. 의도: Cl 기반 화학으로 표면 반응 P-Cl, Si-Cl, Ge-Cl 발생시켜 과잉 P 원자 제거 가능 여부 조사[42]. Fig. 4 결과: P 피크 농도 2배 감소(2.6×10¹⁹→1.3×10¹⁹ cm⁻³), Si 층 P 농도 2.6×10¹⁹ cm⁻³. 추정 Ge 함량 30%로 SiH₄ SiGe보다 높음. 높은 Ge% Cl이 표면 반응서 Si 원자 우선 제거 탓. 이 결과 SiH₄와 SiH₂Cl₂ 기체 전구체 유량비-Ge 농도 다른 관계로도 설명[32, 43]. 다른 설명: Ge 원자 수소 탈착 증가, 자유 핵생성 자리 증가[44]. Si₀.₇Ge₀.₃/Si 계면 P 농도 기울기 13.2 nm/dec로 Si₀.₈₆Ge₀.₁₄/Si(15.9 nm/dec)보다 약간 더 날카로움. Si/Si₀.₇Ge₀.₃ 계면 P 프로파일 기울기 20 nm/dec. 따라서 더 많은 HCl 도입이나 SiH₂Cl₂/GeH₄ 가스비 증가로 도핑 Si 표면 편석 P 원자 HCl이 에칭해 P-Cl 이합체 형성, Si/SiGe P 피크 농도 낮출 수 있음[38, 45].

Ge 함량 P-프로파일 영향

앞서 논의했듯 SiGe 내 P 도입 현저히 높음. 따라서 Si 스페이서(5nm) Ge 약간(7%) 첨가해 Si 내 P 도핑 개선 아이디어 제기. 목적은 P 도핑 Si 특성 대폭 변경 아닌 Si 내 P 편석 억제. 이 시료 스페이서층 성장 중 챔버 압력 10 Torr 낮춤. 도핑 의존 성장률과 Ge% 이 조건 중요. Fig. 5b: 상하층 110nm Si₀.₉₃Ge₀.₀₇ P 농도 1×10²⁰ cm⁻³, 중간층 40nm Si₀.₇₈Ge₀.₂₂ P 농도 3.5×10¹⁹ cm⁻³. P 도핑 Si₀.₉₃Ge₀.₀₇/Si₀.₇₈Ge₀.₂₂ P 농도 기울기 ~33 nm/dec. 두 층 Ge% 차이 크지 않아 기울기 덜 날카로움. Fig. 5d: P 도핑 Si₀.₉₃Ge₀.₀₇/Si₀.₇₈Ge₀.₂₂/P 도핑 Si₀.₉₃Ge₀.₀₇ ML 3층 성장 도핑 균일성 검증, 구조도 Fig. 5c. 바닥→위층 P 농도 감소, P 메모리 효과 설명: 챔버 잔류 P 원자나 확산 P 원자 표면 축적 자유 활성 자리 차단[38, 39]. P 피크 제거됐으나 Si₀.₇₈Ge₀.₂₂와 Si₀.₉₃Ge₀.₀₇ 사이 편석 여전히 심각.

Si/SiGe/Si ML 선택 식각 특성

ML 구조 성공 성장(위 성장 전략 사용) 후 NW 수직 식각(SiO₂/SiN 하드마스크 사용) 형성. 이후 SiGe층 측면 방향 Si 선택 식각해 설계 폭 채널층 형성. 실험 두 ML 구조 선택: P 도핑 Si/SiGe/P 도핑 Si(샘플-1, Fig. 2c), P 도핑 Si₀.₉₃Ge₀.₀₇/Si₀.₇₈Ge₀.₂₂/P 도핑 Si₀.₉₃Ge₀.₀₇(샘플-2, Fig. 5b). 위 논의서 P 외확산 (부분적) 억제, 소자 응용 관점 고려해 선택.

수직 방향 식각 건식 식각, 측면 식각 선택적 건식/습식 식각 적용. 샘플-1 식각 프로파일 Fig. 6a, b. Fig. 6a TEM 이미지, EDS 매핑 Fig. 7. 실험 하드마스크 산화막/질화막. Fig. 6a: CF₄/O₂/He 11.5초 건식 식각 후. Si₀.₈₆Ge₀.₁₄와 P 도핑 Si 식각 선택성 5.8. Fig. 6b: HF(6%)/H₂O₂(30%)/CH₃COOH(99.8%) 20분 습식 식각 후. 습식 식각 하드마스크(SiO₂/SiN) 제거, 결과 Si 캡층 ~10nm 식각됨. "스페이서층 영향" 절 논의대로 P 도핑 Si/Si₀.₈₆Ge₀.₁₄ 계면 P 파일업 존재. 습식 식각 도핑 농도 민감; 따라서 첫 계면 더 빠른 식각. 결과 전면 식각 계면 수직 아님, 면각/경사짐. 평균 선택성 4.2 미만. 두 식각법 비교: 건식 식각 Ge% 민감 SiGe 선택성 우수, 습식 식각 도펀트 농도 민감. 샘플-2 식각도 Fig. 6c, d 연구. 유사 현상 관찰, SiGe 선택 식각 깊이 더 깊음(Fig. 6a, c) Ge% 높음 탓. 건식 식각 Si₀.₇₈Ge₀.₂₂와 P 도핑 Si₀.₉₃Ge₀.₀₇ 선택성 6.3, 습식 식각 평균 선택성 2.5 미만. 따라서 식각 균일성, 선택성 고려 건식 식각 더 나은 선택.

샘플-1, 2 식각 단계 후 응력 추가 분석. Fig. 8a-h: 시료별 (004) 로킹 커브(RC): 성장 직후, 수직 식각 후, SiGe 측면 습식/건식 식각 후. RC 분석에서 브로드닝(반치전폭 FWHM) 결함 밀도 지표, SiGe 피크 위치 Si 대비 층 응력량 결정. 피크 브로드닝 얇은 층 두께 탓도 가능. 따라서 RC 분석만으로 결함 밀도 기여 구분 곤란, 일부 확장 비교만 가능. RC서 성장 직후 시료 X-선 빔 간섭 관찰, 두께 층 프린지 발생. 이 프린지 출현 고품질 SiGe/Si 계면 시사. RC서 샘플-1, 2 Ge 피크 Si 기판 피크 쪽으로 이동해 응력 이완 나타냄. 측면 건식 식각 후 Ge 피크 추가 이동 미검출. 이는 트랜지스터 성능 유망: 채널 영역 캐리어 이동도 응력 의존. 반면 습식 식각 SiGe 더 이완, 기판 피크 쪽 더 이동 관측. 습식 식각 측면 SiGe 식각, 채널층 형성 부적합 입증.

샘플 결함 밀도 추가 정보 위해 X-선 분석 추가 수행 Fig. 9a-h. 2차원 측정 기반 HRRLM Fig. 9a-h 수행. HRRLM 결함 밀도 지표 ω-방향(ω: 입사 빔 각도) SiGe 층 브로드닝. Si, SiGe 피크 위치는 성장 방향 평행/수직 응력 성분 제공. 샘플-1, 2 성장 직후 SiGe 층 미미한 ω-브로드닝, Si 정렬 완전 응력 SiGe 층(Fig. 9a, e). Fig. 9b 수직 식각 후 시료, SiGe 피크 Si 기판 쪽 유사 이동 RC Fig. 8b 결과와 유사 응력 이완. 놀랍게도 측면 건식 식각 시료(Fig. 9c) SiGe 피크 ω-방향 명백한 브로드닝과 Si 피크 정렬 벗어난 방향 역공간 이동 보임. 반면 습식 식각 시료(Fig. 9d) 완전 응력 정렬, 건식 식각(Fig. 9c)보다 층 강도 낮음. 이 경우 식각 공정 본질 차이로 생성 결함 기원 다름 예상. 샘플-2 두 SiGe 층 포함; Si₀.₉₃Ge₀.₀₇ 피크 수직/측면 식각 후 생존, Si₀.₇₈Ge₀.₂₂ 수직 식각 후 소멸 완전 응력 이완(Fig. 8f-h). 샘플-2 공정 안정성 나쁨은 P 도핑 탓 미스핏 전위 형성 촉진 가능성.

결론

본 연구 vGAAFET 초기 구조용 P 도핑 Si/SiGe/P 도핑 Si ML 에피택시와 이 ML 식각 연구. 첫째, Si/SiGe/Si ML 내 P 도핑 연구. Si/SiGe 헤테로구조 계면 P 편석 피크 제거 위해 에피택시, ML 구조 다양한 전략 제안. 실험서 비도핑 스페이서층 삽입 P 피크 감소. 수소 퍼지 과잉 P 원자 제거 도움 안 됨, 안정 P-P 이합체 완전 제거 못 함. SiH₄→SiH₂Cl₂ Si 전구체 치환 Cl 화학 도입 성장 중 편석 P 피크 현저히 감소(Cl 활성 표면 반응 탓). P 도핑 Si 후 Si₀.₉₃Ge₀.₀₇ 스페이서층 영향도 조사. 결과 SiGe 계면 P 피크 사라짐, 이 층들 P 도핑 10배 향상. 연구 2부: Si/SiGe/Si ML 수직 식각 NW 형성, 이후 NW 내 SiGe 선택 습식/건식 식각. 습식 식각 도펀트 농도 민감, 건식 식각 Ge 함량 민감. 건식 식각 n형 구조 균일 식각 프로파일, 높은 선택성 더 적합. P 도핑 Si/Si₀.₈₆Ge₀.₁₄/P 도핑 Si ML 건식 선택성 5.8, 습식 4.2. P 도핑 Si₀.₉₃Ge₀.₀₇/Si₀.₇₈Ge₀.₂₂/P 도핑 Si₀.₉₃Ge₀.₀₇ ML 건식 선택성 6.3, 습식 2.5. Si/SiGe/Si 수직/측면 식각 후 SiGe 응력 대부분 보존; Si₀.₉₃Ge₀.₀₇ 스페이서층 도입 ML 식각 공정 후 응력 안정성 나쁨.

데이터 및 자료 가용성

저자들은 본 연구 결과 지지 데이터가 논문 내 포함됨을 선언.

약어

vGAAFET:

수직 게이트-올-어라운드 전계효과 트랜지스터

ML:

다중층

CMOS:

상보성 금속 산화막 반도체

MBE:

분자빔 에피택시

RPCVD:

감압 화학 기상 증착

RTCVD:

급속 열 화학 기상 증착

S/D:

소스/드레인

HRTEM:

고분해능 투과 전자 현미경

HRXRD:

고분해능 X-선 회절

HRRLM:

고분해능 역격자 맵

SEM:

주사 전자 현미경

SIMS:

2차 이온 질량 분석

RC:

로킹 커브

FWHM:

반치전폭

HM:

하드마스크