Metal-Assisted Chemical Etching에 의해 형성된 고도핑된 다공성 Si 층을 갖는 실리콘 기판의 형성 및 평가
초록
다공성 실리콘(Si)은 열전도율이 낮은 물질로 열전소자에 대한 잠재력이 높습니다. 그러나 다공성 Si의 낮은 출력 성능은 낮은 전기 전도성으로 인해 열전 성능의 발전을 방해합니다. 다공성 Si와 금속 사이의 비선형 접촉으로 인한 큰 접촉 저항은 전기 전도도 감소의 한 가지 이유입니다. 이 백서에서는 p - 및 n 금속 보조 화학 에칭에 의해 Si 기판 상에 -형 다공성 Si가 형성되었다. 접촉 저항을 줄이려면 p - 및 n - 불순물 원소를 p에 도핑하기 위해 도펀트 유형 스핀이 사용됩니다. - 및 n - 유형 다공성 Si 표면, 각각. 도핑되지 않은 다공성 샘플이 있는 Si 기판과 비교하여 옴 접촉을 얻을 수 있으며 도핑된 p의 전기 전도도 - 및 n -형 다공성 Si는 각각 1160 및 1390 S/m로 향상될 수 있습니다. Si 기판과 비교하여 도핑된 p에 대한 특수 접촉 저항 - 및 n -유형 다공성 Si 층은 1.35 및 1.16mΩ/cm
2
으로 감소합니다. , 각각 캐리어 농도를 증가시켜. 그러나 캐리어 농도의 증가는 p에 대한 Seebeck 계수의 감소를 유도합니다. - 및 n 491 및 480μV/K로 도핑된 다공성 Si 샘플이 있는 유형 Si 기판. 역률은 열전재료의 출력 성능을 평가하는 중요한 요소 중 하나인 열전 재료의 Seebeck 계수 및 전기 전도도와 관련이 있습니다. 따라서 도핑된 다공성 Si 샘플이 있는 Si 기판의 Seebeck 계수 값이 감소하더라도 도핑된 다공성 Si 층은 전기 전도도의 향상으로 인해 도핑되지 않은 샘플에 비해 역률을 향상시킬 수 있어 열전 응용을 위한 개발이 용이합니다.피> 섹션>
소개
최근에는 버려지는 열을 전기에너지로 전환할 수 있는 열전에너지변환기술이 에너지 이용효율을 높여 에너지 부족 압력을 완화하는 중요한 기술로 각광받고 있다[1]. 특히, 미래 정보통신 사회에서는 다양한 센서 응용이 요구되고 있다[2, 3]. 열전 재료를 기반으로 한 미세 가공 기술은 고효율 및 소형 열전 장치를 구현하기 위해 연구되었습니다[4,5,6]. 열전 재료의 열전 성능은 성능 지수 ZT로 평가됩니다. =бS2T/к , 여기서 б 는 전기 전도도, S 제벡 계수, T 절대 온도 및 к 열전도율 [7]. 역률, бS2
는 재료의 최대 생성 전력 출력이므로 출력 성능을 추정하는 데 사용됩니다.
Bi2와 같은 일반적인 열전 재료 테3 및 Sb2 테3 , 대량 생산을 어렵게 만드는 희소하고 유독한 물질을 포함합니다. Si는 반도체 산업에서 풍부하고 널리 사용되기 때문에 열전소자에 적용할 수 있는 대체 후보 중 하나로 간주됩니다[8]. 그러나 Si는 높은 열전도율(~ 150W/mK)과 낮은 ZT로 인해 이상적인 열전 재료가 아닙니다. 값(0.006) [9]. 최근에 나노구조의 Si는 열전도율을 1.6W/mK로 감소시킨 다음 ZT를 향상시키는 것으로 입증되었습니다. 300K에서 0.6으로 값을 설정합니다[10]. 최근 Si 나노와이어 기반 열전 발전기가 성공적으로 제작되었다[11, 12]. 그러나 Si 나노와이어 어레이는 ZT와 밀접한 관련이 있는 균일한 직경과 매끄러운 표면을 보장하기 어렵기 때문에 이러한 열전 발전기의 성능은 여전히 낮습니다. 가치.
다공성 Si는 Si 나노구조의 하나로 이론 및 실험적 연구에서 열전재료의 후보물질 중 하나로 여겨진다[13,14,15]. 그러나 다공성 Si의 불충분한 출력 성능은 낮은 전기 전도성으로 인해 열전 소자 개발에 한계가 있습니다. 많은 연구에서 금속과 다공성 Si 사이의 전기적 접촉이 금속과 다공성 Si 사이의 위치 에너지 장벽으로 인해 비선형 거동을 보인다는 것을 발견했습니다[16, 17]. 그 이유는 다공성 Si의 큰 표면 상태와 표면 트래핑 효과로 인해 다공성 Si 표면의 캐리어 농도가 고갈되기 때문입니다[18]. 계면의 전기 저항으로 인해 큰 기생 손실이 발생하기 때문에 열전 발전기를 제조하는 것은 어려운 일입니다[19]. 또한, 이러한 장벽의 증가는 다공성 Si의 겉보기 전기 전도도를 벌크 Si에 비해 몇 자릿수까지 감소시켜 낮은 역률을 초래합니다[20].
SOD(spin on dopant)를 이용한 불순물 도핑은 Si 표면의 캐리어 농도를 증가시켜 전기 전도도를 증가시키는 표면 개질 방법 중 하나입니다. 이온 주입과 달리 SOD를 이용한 불순물 도핑은 손상 과정이 적습니다[21]. 일부 연구에서는 SOD에 의해 도핑된 Si 나노와이어가 높은 전기 전도성을 나타낸다는 것을 나타내었다[22, 23]. Boor et al. SOD로 도핑한 후 전기화학적 방법으로 형성된 다공성 Si 필름의 전기 전도도가 향상될 수 있음을 발견했습니다[24]. 그러나 SOD가 도핑된 다공성 Si의 전기적 접촉 특성은 이전 연구에서 조사되지 않았으며 열전소자에서 중요한 매개변수이다. 더욱이, 다공성 Si 층을 갖는 Si 기판의 출력 성능에 대한 SOD 도핑 효과에 대한 조사는 드뭅니다. 전기화학적 방법과 달리 금속 보조 화학 에칭(MACE)을 사용하여 다공성 Si를 형성했습니다. MACE는 Si 나노와이어, 다공성 Si 등 다양한 나노구조체를 합성할 수 있는 습식 에칭 기술을 이용한 간단하고 대량 생산 가능한 방법이다[25,26,27]. 또한, 다른 방법보다 빠른 에칭 속도로 직선형 나노포어를 형성할 수 있습니다.
이 연구에서 p - 및 n MACE에 의해 다공성 Si층을 갖는 형 Si 기판을 형성하고, 서로 다른 유형의 SOD가 도핑된 다공성 Si층에 대해 Seebeck 계수, 전기 전도도 및 전기적 접촉을 평가하였다. 첫째, p의 Seebeck 계수 - 및 n- MACE에 의해 형성된 다공성 Si 유형을 조사하고 SOD가 도핑된 층의 캐리어 농도를 평가하여 도핑 효과를 검증하였다. 그런 다음, 도핑된 다공성 Si 층을 갖는 Si 기판의 전기 전도도 및 접촉 특성을 전류-전압 특성을 사용하여 측정하였다. 또한, 금속과 도핑된 다공성 Si 층 사이의 전기적 접촉은 특수 접촉 저항 측면에서 평가되었습니다. 마지막으로, p의 역률 - 및 n 도핑된 다공성 Si 층이 있는 유형 Si 기판을 평가하고 도핑되지 않은 샘플과 비교했습니다.
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방법
(100) 지향 p -유형(10.0mΩ-cm) 및 n -2 × 2cm 크기의 (10.0mΩ-cm) Si 기판
2
아세톤, 에탄올, 탈이온수 및 피라냐 용액(H2 SO4 :H2 O2 2:1의 부피 비율에서). 그런 다음 p - 및 n MACE 공정에 의해 Si 기판 상에 다음과 같이 형 다공성 Si층을 형성하였다. 먼저, Si 기판을 0.14M HF와 5 × 10
–4
의 혼합물에 담그었습니다. M AgNO3 실온에서 7분 동안 용액. 이 과정에서 80~180nm 범위의 직경을 갖는 Ag 나노입자가 그림 1과 같이 Si 표면에 증착되었다. 다음으로 Ag 나노입자가 증착된 Si 기판을 25 ml의 에칭 용액에 침지시켰다. 49% HF 용액, 35% H2 10ml O2 용액 및 5ml의 탈이온수를 실온에서 5:2:1의 부피비로 혼합합니다. 에칭 반응은 전기적 국부적 양극 산화 및 산화물 제거 공정으로 진행됩니다. Ag 나노입자는 국부적인 양극산화에 의해 계면에서 Si 표면을 즉시 산화시키며, 산화물은 용액 내 HF에 의해 에칭된다. 에칭이 진행됨에 따라 Ag 나노 입자는 추가 에칭을 위해 Si에 침투합니다. 따라서 다공성 Si층이 형성된다. p의 다공성 형성 속도는 -유형 Si는 n의 경우보다 느립니다. -유형 Si [28]. 다공성 Si의 두께는 에칭 시간에 의해 제어됩니다. 우리의 실험에서 p의 에칭 시간은 -유형 Si는 2분 40초로 선택되고 n은 -type Si를 2분 동안 처리하여 약 20μm의 다공성 Si 필름을 얻습니다. 마지막으로 Si 기판을 10% 질산으로 세척하여 Ag 나노입자를 제거한 후 탈이온수 세척을 수행했습니다. 다공성 Si 층의 다공성은 다음과 같이 정의됩니다.
$${\rm{공극률}} =\frac{{m_{1} - m_{2} }}{pv}$$ (1)
m1 초기 샘플의 질량, m2 다공성 Si 층 형성 후 샘플의 질량, p, v 는 원래 에칭된 단결정 Si 층의 밀도 및 부피입니다. 다공성 Si막의 형태는 전계방출 주사전자현미경(FE-SEM)으로 관찰하였다.
<그림>
금속 보조 화학 에칭을 사용한 다공성 Si 층 형성 공정이 있는 Si 기판. 아 청소된 Si 기판. ㄴ Ag 나노 입자 증착. ㄷ HF 용액으로 에칭. d 은 나노입자 제거
그림>
그림 2a, b는 p의 단면 이미지를 보여줍니다. - 및 n - MACE에 의해 형성된 다공성 Si 필름. p의 두께 - 및 n -형 다공성 Si 필름은 에칭 시간에 따라 조정되는 약 20μm입니다. p의 평균 기공 직경 - 및 n -형 다공성 Si 필름은 각각 130nm 및 125nm이며, p의 다공성 - 및 n -형 다공성 Si 필름은 각각 35% 및 31%입니다.
<그림>
a에 대한 다공성 Si 층의 미세구조 피 -유형 및 bn -유형
그림>
붕소 또는 인의 불순물이 다공성 Si 층에 도핑되어 p -유형 또는 n SOD(Filmtronics Inc. USA)를 사용하여 각각 -type Si 층. SOD는 3000rpm에서 30초 동안 스핀 코팅하여 표면에 코팅되었습니다. 그런 다음 샘플을 110°C에서 15분 동안 구워 SOD 필름을 굳혔습니다. 그 후, 샘플을 석영 관로에 넣고 N2에서 3시간 동안 1100°C에서 어닐링했습니다. 도펀트 원자를 다공성 Si로 확산시키는 환경. 마지막으로 샘플을 HF 용액에 담가 SiO2를 제거했습니다. 그리고 표면을 청소하십시오. 다공성 Si 층에 대한 도핑 효과를 검증하기 위해 홀 효과 측정 시스템으로 도핑되지 않은 다공성 Si 층의 캐리어 농도를 측정했습니다[17].
그림 3a와 같이 상온에서 시료의 단면 Seebeck 계수를 측정하기 위해 다공성 Si 필름과 Si 기판 후면에 두 개의 금속 전극 패턴을 별도로 형성했습니다. Si 웨이퍼의 절반 영역에 다공성 Si층을 형성하고, RIE(Deep Reactive Ion Etching)를 사용하여 Si의 나머지 부분을 30μm 깊이로 식각하였다. 그런 다음 1μm 두께의 SiO2 주변 대기로의 열 손실을 줄이기 위해 테트라에톡시실란 화학 기상 증착(TEOS-CVD)에 의해 표면에 박막을 증착했습니다. 1 × 1mm
2
2개 정사각형 접촉 창은 SiO2에 형성되었습니다. 영화. 그 후, 2개의 1 × 2 mm
2
-직사각형 300nm 두께의 Ti-Au 전극은 접촉 패드용 전자빔 증발에 의해 형성되었습니다. 마지막으로 2개의 상용 Peltier 소자를 Si 기판과 접촉시켜 면내 방향을 따라 온도 구배를 생성했습니다. 온도 T1 그리고 T2 두 전극에서 열전대와 온도차 ΔT로 측정 얻었다. 생성된 전압 ΔV 전위계로 측정했다. 샘플의 Seebeck 계수는 아래 방정식에서 구했습니다.
$$S =- \frac{\Delta V}{{\Delta T}}$$ (2)
아 Seebeck 계수 측정을 위한 장치 그림. 전기 전도도 및 특수 접촉 저항 측정을 위한 장치 그림:b Si 기판; ㄷ 다공성 Si 층이 있는 Si 기판
그림>
현재(나 )-전압(V ) 특성은 p에 대해 측정되었습니다. -유형 벌크 Si, n 그림 3b, c와 같이 측면 및 수직 측정 구성을 사용하여 형 벌크 Si 및 도핑/도핑되지 않은 다공성 Si. 0.6 × 0.6mm
2
크기의 200nm 두께의 Al 전극 3개('1', '2', '3') 그림 3b와 같이 벌크 Si 샘플의 상단면에 Al 전극('4')이 형성되었고 후면에도 Al 전극('4')이 형성되었습니다. 전기 접촉을 만들기 위해 은 페이스트를 사용하여 전극 '4'에 구리 와이어를 접착했습니다. Al 전극 '12', '23', '13' 사이의 중심 간 거리는 각각 0.2, 0.3, 0.56cm였습니다. Al과 Si 사이의 옴 접촉을 확인하기 위해 벌크 Si 샘플을 450℃에서 30분 동안 어닐링했습니다. 특수 접촉 저항을 측정하기 위해 고감도 프로브를 사용하여 세 전극 사이의 측면 저항을 측정했습니다. 벌크 Si 기판의 수직 전기 전도도를 측정하기 위해 Al 전극 '2'~'4' 사이의 전기 전도도를 측정했습니다. 도핑 유무에 관계없이 다공성 Si 샘플의 전기적 특성을 측정하기 위해 2μm 두께의 SiO2 전기 프로브로부터 다공성 Si 층에 대한 기계적 손상을 피하기 위해 테트라에틸 오르토실리케이트 CVD(TEOS-CVD)에 의해 다공성 Si 필름 상에 층을 증착하였다. 3개의 0.6 × 0.6mm
2
SiO2 윈도우는 SiO2를 에칭하여 형성되었습니다. 전기 접촉을 만들기 위해 버퍼링된 HF를 부분적으로 사용하는 층. 그런 다음 3개의 1.0 × 0.6mm
2
Al 전극은 SiO2에 형성되었습니다. SiO2와 함께 층 그림 3c와 같이 창입니다. 따라서 프로브는 확장된 Al 전극과 물리적으로 접촉하여 다공성 Si 필름에 전기적으로 접촉할 수 있습니다.
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결과 및 토론
그림 4는 도핑된 다공성 Si 샘플과 도핑되지 않은 다공성 Si 샘플이 있는 Si 기판에서 생성된 전압 대 온도 차이를 보여줍니다. 서로 다른 샘플의 계산된 Seebeck 계수 값은 표 1에 나와 있습니다. 벌크 p 및 n-형 Si에 대한 Seebeck 계수는 각각 450 및 485μV/K이고 p에 대한 Seebeck 계수 그리고 n 도핑되지 않은 다공성 Si 샘플이 있는 유형 Si 기판은 각각 696 및 650μV/K의 더 높은 값을 보여줍니다. 이러한 Seebeck 계수 차이의 이유는 에너지 필터링 효과와 표면 산란 효과 때문입니다[29,30,31]. 도핑 과정 후 p의 Seebeck 계수 그리고 n 도핑된 다공성 Si 샘플이 있는 유형 Si 기판은 도핑된 다공성 Si 층의 캐리어 농도 증가로 인해 491 및 480μV/K로 감소합니다. 그러나 전체 도핑된 다공성 Si 샘플의 경우 도핑된 다공성 Si 층은 얇고 다공성 Si 층의 나머지 부분은 여전히 도핑되지 않습니다. 따라서 도핑된 다공성 Si 층의 캐리어 농도가 벌크 Si의 캐리어 농도보다 높더라도 전체 도핑된 다공성 Si 샘플(도핑된 다공성 Si 층 + 도핑되지 않은 다공성 Si 층)의 Seebeck 계수는 벌크 Si 샘플의 제벡 계수에 가깝습니다.
<그림>
도핑 및 도핑되지 않은 n 및 p형 다공성 Si 층이 있는 Si 기판에서 생성된 전압 대 온도 차이
그림> 그림>
일반적으로 Seebeck 계수는 전하확산부 S로 구성된다. d 및 포논 드래그 부분 Sph . 모든 샘플이 고도로 도핑되어 있기 때문에(~ 10
18
) 및 측정은 실온에서 수행됩니다. Sph 값이 S보다 훨씬 작습니다. d , 결과 S ≈ Sd [32]. 따라서 Seebeck 계수도 동료로 표시될 수 있습니다[33],
여기서 k나 볼츠만 상수, h 플랑크 상수, T 절대 온도, m *는 상태 유효 질량, q 는 전자 전하이고 n 캐리어 농도입니다. 따라서 캐리어 농도 n Seebeck 계수의 값을 결정하는 중요한 요소입니다.
캐리어 농도와 Seebeck 계수 사이의 관계를 더 잘 이해하기 위해 캐리어 농도 p 그리고 n -타입 도핑 및 도핑되지 않은 다공성 Si 층을 홀 측정으로 측정하였다. p의 캐리어 농도 그리고 n -형 도핑되지 않은 다공성 Si 층은 1.3 × 10
18
인 것으로 밝혀졌습니다. 및 1.35 × 10
18
cm
−3
, 각각 캐리어 농도 p - 및 n -형 도핑된 다공성 Si 층을 4.6 × 10
19
으로 증가 및 2.3 × 10
19
cm
−3
SOD 도핑 후 참고로 p의 캐리어 농도 - 및 n -유형 Si 기판은 2.3 × 10
19
입니다. 및 9.0 × 10
18
cm
−3
, 각각. 도핑된 다공성 Si 샘플이 있는 Si 기판의 Seebeck 계수는 도핑된 다공성 Si 층으로 인한 캐리어 농도 증가로 인해 감소합니다.
그림 5a는 I를 나타냅니다. –Vp의 곡선 - 및 n - 웨이퍼 두께 방향을 따라 유형 벌크 Si 층. p의 총 저항 - 및 n -유형 벌크 Si 층은 1.12 및 0.65Ω이고 추정된 내부 저항은 p입니다. - 및 n -유형 벌크 Si는 둘 다 0.08Ω에 불과합니다. 따라서 p의 총 저항 - 및 n -형 벌크 Si 층은 주로 접촉 저항에 의해 결정됩니다. p 이후 - 및 n -유형 벌크 Si 기판은 모두 고도로 도핑되어 있습니다(~ 10
19
), Al 패드와 Si 기판 사이의 전기적 접촉은 옴 접촉이 될 것입니다. 그러나 나 –Vp의 특성 - 및 n 도핑되지 않은 다공성 Si 층이 있는 형 Si 기판은 그림 5b와 같이 비선형 곡선을 나타냅니다. 이 경우 우리는 I의 기울기에서 이 샘플의 전기 전도도를 정의했습니다 –V 이러한 비선형 거동의 원인 중 하나는 나노 구조에서 표면 대 부피 비율이 증가하고 도핑되지 않은 다공성 Si 층의 표면에 많은 표면 에너지 상태가 형성되어 비선형성이 발생하기 때문입니다. 양자 구속 효과에 의해 발생한다[34]. 벌크 Si와 달리 전자는 Al-다공성 Si 계면을 이동하기 위해 더 많은 에너지를 가져야 하므로 접촉 저항이 증가하고 전체 전기 전도도가 감소합니다. 게다가, 준안정 수소화 표면 및 천연 산화물과 같은 다른 요인은 다공성 Si의 전기적 특성에 영향을 미치며, 이는 또한 전기 전도도의 큰 하락에 기여할 수 있습니다[35, 36]. SOD 도핑 후 p에 대한 옴 접촉을 얻습니다. - 및 n - 선형 I로서 도핑된 다공성 Si를 갖는 유형 Si 기판 –V 곡선은 그림 5a에 표시되고 전기 전도도는 p 도핑된 다공성 Si 층이 있는 형 및 n형 Si 기판은 표 1에서와 같이 각각 150에서 1160으로, 385에서 1390 S/m로 증가합니다. 전기 전도도의 증가는 주로 접촉 저항의 감소로 인해 발생합니다. SOD 도핑은 주로 다공성 Si의 표면에 영향을 미칩니다. SOD 도핑 후 얇은 p
+
또는 n
+
다공성 Si 층이 p에 형성됩니다. - 및 n -유형 다공성 Si 층 각각 및 캐리어 농도는 약 10
19
에 도달할 수 있습니다. cm
−3
. 따라서 전자는 전위 장벽에 관계없이 Al과 도핑된 다공성 Si 사이의 계면을 통해 터널링할 수 있습니다[37].
<그림>
평가된 나 –V 시험편의 특성. 아피 - 및 n - 도핑된 다공성 Si가 있는 유형의 벌크 Si 및 Si 기판. ㄴ피 - 및 n -도핑되지 않은 다공성 Si가 있는 유형 Si 기판
그림>
시험편의 전기적 특성을 평가하기 위해 단위 면적당 접촉 저항으로 정의되는 TLM(Transmission Line Measurement) 이론을 기반으로 비접촉 저항을 평가한다[38]. TLM 이론에서 총 저항 R 다음으로 계산할 수 있습니다.
$$R =2R_{{\rm{c}}} + \frac{{p_{i} }}{A}L$$ (4)
여기서 Rㄷ 접촉 저항, p나 샘플의 내부 저항, L 두 전극 사이의 간격 및 A 단면적. 특정 접촉 저항 pㄷp로 정의할 수 있습니다. ㄷ =Rㄷ × A . 따라서 식. 4는 면적 A를 곱하여 변환할 수 있습니다. 안으로,
$$RA =2p_{c} + p_{i} L$$ (5)
값이 L일 때 0에 가까워지고 있습니다. R 접촉저항의 2배가 됩니다. 따라서 pㄷRA 간의 관계에서 추정할 수 있습니다. (총 저항에 단면적을 곱한 값) 및 L , 그림 6과 같이 비접촉 저항 pㄷL에서 외삽 값의 절반에서 얻을 수 있습니다. =0. 나 이후 –V 곡선은 비선형이며 도핑되지 않은 다공성 Si의 특정 접촉 저항은 측정할 수 없습니다. p의 계산된 특정 접촉 저항 - 및 n - 유형 도핑된 다공성 Si는 1.35 및 1.16 mΩ-cm
2
, 각각 p - 및 n - 유형 벌크 Si는 1.88 및 1.25mΩ-cm
2
, 각각. 이 결과는 p - 및 n -형 도핑된 다공성 Si는 p보다 비접촉 저항이 낮음 - 및 n - 유형 벌크 Si. 따라서, 도핑되지 않은 다공성 Si가 있는 Si 기판에 비해 도핑된 다공성 Si와 금속 사이의 낮은 접촉 저항은 도핑된 다공성 Si가 있는 Si 기판의 전기 전도성 향상에 기인합니다.
<그림>
L 간의 관계 및 RA . 아피 - 도핑된 다공성 Si가 있는 유형의 벌크 Si 및 Si 기판. ㄴn -도핑된 다공성 Si가 있는 유형 벌크 Si 및 Si 기판
그림>
표 1은 p의 역률을 보여줍니다. - 및 n - 도핑되지 않은 및 도핑된 다공성 Si 층을 갖는 유형 벌크 Si 및 Si 기판. p의 Seebeck 계수는 - 및 n - 다공성 Si가 있는 유형 Si 기판은 모두 SOD 도핑을 통해 감소하고 역률은 4배 증가하여 280μW/(m K
2
) p -320μW/(m K
2
으로 2배 증가하는 동안 유형 ) n - 전기 전도도의 상당한 증가로 인한 유형. 우리의 이전 연구에서 도핑되지 않은 다공성 Si가 있는 Si 기판의 ZT 값은 더 높은 Seebeck 계수(670μV/K)와 더 낮은 열전도율(3.8W/mK)로 인해 원래의 벌크 Si보다 7.3배 더 크게 증가할 수 있습니다[20] . 그러나, 도핑되지 않은 다공성 Si가 있는 Si 기판의 ZT 값의 추가 최적화는 상대적으로 낮은 전기 전도성으로 인해 방해를 받습니다. 낮은 열전도율은 100nm 이상의 평균 자유 경로를 갖는 포논에 의해 주로 열 전달이 지배되기 때문에 Si를 도핑하여도 Si를 보존할 수 있으며, 따라서 열전도율은 주로 다공성 Si를 사용한 나노구조화에 의해 낮아집니다[39]. 또한 최고의 ZT 물질의 값은 캐리어 농도가 10
19
범위일 때 실온에서 0.1보다 클 수 있습니다. 및 10
21
cm
−3
Boltzmann 운송 방정식[40]을 기반으로 합니다. 따라서 예상 ZT 도핑된 다공성 Si가 있는 Si 기판의 값은 SOD 도핑을 통해 약 0.1로 개선될 수 있으며, 이는 도핑되지 않은 다공성 Si가 있는 Si 기판의 값(0.02)보다 5배 더 큽니다. 결과적으로, SOD 도핑을 통해 다공성 Si가 도핑된 Si 기판은 열전 성능을 향상시키는 것으로 결론지었습니다.
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결론
다공성 Si는 고도로 도핑된 p에서 합성되었습니다. - 및 n - 금속 보조 화학 에칭(MACE)을 사용한 벌크 Si. SOD(spin-on-dopant)를 사용한 표면 도핑은 p의 전기적 특성을 개선하는 데 사용되었습니다. - 및 n -형 다공성 Si. p와 비교 - 및 n -도핑되지 않은 다공성 Si(696 및 650μV/K)가 있는 유형 Si 기판, p의 Seebeck 계수 - 및 n 도핑된 다공성 Si 층의 캐리어 농도 증가로 인해 도핑된 다공성 Si가 있는 유형 Si 기판은 491 및 480μV/K로 감소합니다. p의 캐리어 농도와 비교 - 및 n -유형 벌크 Si(2.25 × 10
19
및 9.03 × 10
18
cm
−3
), 캐리어 농도 p - 및 n -형 undoped 다공성 Si는 1.3 × 10
18
로 감소 및 1.35 × 10
18
cm
−3
양자 구속 효과와 더 큰 표면적 때문에 p의 캐리어 농도 - 및 n -형 도핑된 다공성 Si는 4.6 × 10
19
으로 증가합니다. 및 2.29 × 10
19
cm
−3
SOD 도핑 후 그러나 SOD는 얇은 다공성 Si 필름을 도핑하는 데에만 사용할 수 있습니다. p와 비교 - 및 n -유형 도핑되지 않은 다공성 Si, p - 및 n -형 도핑된 다공성 Si는 접촉 저항의 감소로 인해 전기 전도도가 150에서 1160으로, 385에서 1390 S/m로 증가했습니다. 또한, 오믹 접점은 p에서 얻을 수 있습니다. - 및 n -형 도핑된 다공성 Si. 다공성 Si와 Al 사이의 특수 접촉 저항은 1.35 및 1.16mΩ-cm
2
로 감소합니다. , 이는 캐리어 농도의 증가로 인해 벌크 Si와 Al 사이의 접촉 저항보다 낮습니다. Seebeck 계수가 감소하더라도 p의 역률은 - 및 n -도핑된 다공성 Si가 있는 유형 Si 기판이 280 및 320μW/(m·K
2
로 증가됨 ), 각각 전기 전도성의 향상으로 인한 것입니다. 따라서, SOD 도핑 후 MACE에 의해 형성된 다공성 Si를 갖는 Si 기판은 전기전도도를 증가시키고 다공성 Si의 열전 성능을 향상시킬 수 있어 열전 응용에 사용될 것으로 기대된다.
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데이터 및 자료의 가용성
현재 연구 중에 사용 및/또는 분석된 데이터 세트는 합당한 요청이 있는 경우 교신 저자에게 제공됩니다.