금속 보조 화학 식각으로 고도핑 다공성 실리콘을 형성하여 열전 성능 향상

초록

다공성 실리콘(Si)은 낮은 열전도도를 가진 물질로 열전 소자에 높은 잠재력을 가지고 있습니다. 그러나 다공성 Si의 낮은 출력 성능은 낮은 전기 전도도로 인해 열전 성능 개발을 저해합니다. 다공성 Si와 금속 사이의 비선형 접촉에서 발생하는 큰 접촉 저항은 전기 전도도 감소의 한 원인입니다. 본 논문에서는 금속 보조 화학 식각(MACE)을 사용하여 p형 및 n형 다공성 Si를 Si 기판 위에 형성했습니다. 접촉 저항을 줄이기 위해 p형 및 n형 스핀 온 도펀트(SOD)를 사용하여 각각 p형 및 n형 다공성 Si 표면에 불순물 원소를 도핑했습니다. 미도핑 다공성 샘플이 있는 Si 기판과 비교하여 옴 접촉을 얻을 수 있었고, 도핑된 p형 및 n형 다공성 Si의 전기 전도도는 각각 1160 및 1390 S/m로 향상되었습니다. Si 기판과 비교하여 도핑된 p형 및 n형 다공성 Si 층의 특이 접촉 저항은 캐리어 농도 증가로 인해 각각 1.35 및 1.16 mΩ/cm²로 감소했습니다. 그러나 캐리어 농도 증가는 p형 및 n형 Si 기판의 제벡 계수를 도핑된 다공성 Si 샘플에서 각각 491 및 480 µV/K로 감소시켰습니다. 파워 팩터는 열전 소재의 제벡 계수와 전기 전도도와 관련이 있으며, 출력 성능을 평가하는 중요한 요소 중 하나입니다. 따라서 Si 기판에 도핑된 다공성 Si 샘플의 제벡 계수 값이 감소하더라도, 전기 전도도 향상으로 인해 도핑된 다공성 Si 층은 미도핑 샘플에 비해 파워 팩터를 향상시킬 수 있으며, 이는 열전 응용 분야에서의 개발을 촉진합니다.

서론

요즘 버려지는 열을 전기 에너지로 변환하는 열전 에너지 변환은 에너지 이용 효율을 높여 에너지 부족 압력을 완화하는 중요한 기술로 간주됩니다[1]. 특히 다양한 센서 응용 분야는 미래 정보 통신 사회에 매우 요구됩니다[2, 3]. 열전 소재 기반의 미세 가공 기술은 고효율 소형 열전 소자 실현을 위해 연구되어 왔습니다[4,5,6]. 열전 소재의 열전 성능은 무어의 법칙 ZT = σS²T/κ로 평가되며, 여기서 σ는 전기 전도도, S는 제벡 계수, T는 절대 온도, κ는 열전도도입니다[7]. 파워 팩터인 σS²는 소재의 최대 생성 출력 전력이므로 출력 성능을 추정하는 데 사용됩니다.

Bi₂Te₃ 및 Sb₂Te₃과 같은 일반적인 열전 소재는 희귀하고 독성 물질을 포함하고 있어 대량 생산이 어렵습니다. Si는 풍부하고 반도체 산업에서 널리 사용되므로 열전 소자에 적용할 대체 후보 중 하나로 간주됩니다[8]. 그러나 Si는 높은 열전도도(~150W/mK)와 낮은 ZT 값(0.006)으로 인해 이상적인 열전 소재는 아닙니다[9]. 최근 나노구조화된 Si가 열전도도를 1.6W/mK로 감소시키고 300K에서 ZT 값을 0.6으로 향상시킴이 입증되었습니다[10]. Si 나노와이어 기반 열전 발전기가 최근 성공적으로 제작되었습니다[11, 12]. 그러나 Si 나노와이어 어레이의 균일한 직경과 매끄러운 표면을 보장하기 어려워 ZT 값과 밀접한 관련이 있기 때문에 이러한 열전 발전기의 성능은 여전히 낮습니다.

Si 나노구조 중 하나인 다공성 Si는 이론적 및 실험적 연구에서 열전 소재 후보 중 하나로 간주됩니다[13,14,15]. 그러나 다공성 Si의 부적절한 출력 성능은 낮은 전기 전도도로 인해 열전 소자 개발을 제한합니다. 많은 연구에서 금속과 다공성 Si 사이의 전기적 접촉이 금속과 다공성 Si 사이의 위치 에너지 장벽으로 인해 비선형 거동을 보임이 밝혀졌습니다[16, 17]. 그 이유는 다공성 Si의 큰 표면 상태와 표면 포획 효과가 다공성 Si 표면의 캐리어 농도 고갈을 유발하기 때문입니다[18]. 이는 인터페이스에서 전기 저항으로부터 큰 기생 손실이 발생하기 때문에 열전 발전기 제작에 도전 과제입니다[19]. 또한 이 장벽의 증가는 다공성 Si의 겉보기 전기 전도도를 벌크 Si에 비해 몇 차수 감소시켜 낮은 파워 팩터를 초래합니다[20].

스핀 온 도펀트(SOD)를 사용한 불순물 도핑은 Si 표면의 캐리어 농도를 증가시켜 전기 전도도를 높이는 표면 수정 방법 중 하나입니다. 이온 주입과 달리 SOD를 사용한 불순물 도핑은 손상이 적은 공정입니다[21]. 일부 연구에서는 SOD로 도핑된 Si 나노와이어가 높은 전기 전도도를 나타냄을 보였습니다[22, 23]. Boor 등은 전기화학적 방법으로 형성된 다공성 Si 막이 SOD로 도핑된 후 전기 전도도가 향상될 수 있음을 발견했습니다[24]. 그러나 SOD로 도핑된 다공성 Si의 전기적 접촉 특성은 이전 연구에서 조사되지 않았으며 열전 소자에 중요한 매개변수입니다. 게다가 Si 기판에 다공성 Si 층이 있는 경우 SOD 도핑이 출력 성능에 미치는 영향에 대한 조사는 드뭅니다. 전기화학적 방법과 달리 우리는 금속 보조 화학 식각(MACE)을 사용하여 다공성 Si를 형성했습니다. MACE는 습식 식각 기술을 사용하는 간단하고 대량 생산 가능한 방법으로 Si 나노와이어와 다공성 Si를 포함한 다양한 나노구조를 합성할 수 있습니다[25,26,27]. 또한 다른 방법보다 빠른 식각 속도로 직선 나노기공을 형성할 수 있습니다.

본 연구에서는 MACE로 p형 및 n형 Si 기판에 다공성 Si 층을 형성하고, 서로 다른 유형의 SOD로 도핑된 다공성 Si 층에서 제벡 계수, 전기 전도도 및 전기적 접촉을 평가했습니다. 먼저 MACE로 형성된 p형 및 n형 다공성 Si의 제벡 계수를 조사하고 SOD로 도핑된 층의 캐리어 농도를 평가하여 도핑 효과를 검증했습니다. 그런 다음 전류-전압 특성을 사용하여 도핑된 다공성 Si 층이 있는 Si 기판의 전기 전도도와 접촉 특성을 측정했습니다. 또한 금속과 도핑된 다공성 Si 층 사이의 전기적 접촉을 특이 접촉 저항 측면에서 평가했습니다. 마지막으로 p형 및 n형 Si 기판에 도핑된 다공성 Si 층의 파워 팩터를 평가하고 미도핑 샘플과 비교했습니다.

방법

(100) 방향의 p형(10.0mΩ·cm) 및 n형(10.0mΩ·cm) Si 기판을 2×2cm² 크기로 아세톤, 에탄올, 탈염수, 피라냐 용액(H₂SO₄:H₂O₂ 부피비 2:1)으로 순차적으로 세척했습니다. 그런 다음 MACE 공정을 통해 p형 및 n형 다공성 Si 층을 Si 기판 위에 다음과 같이 형성했습니다. 먼저 Si 기판을 0.14M HF와 5×10⁻⁴M AgNO₃ 용액 혼합물에 실온에서 7분간 담갔습니다. 이 절차에서 직경 80~180nm 범위의 Ag 나노입자가 Si 표면에 증착되었습니다(그림 1 참조). 다음으로 Ag 나노입자가 증착된 Si 기판을 49% HF 용액 25ml, 35% H₂O₂ 용액 10ml, 탈염수 5ml를 5:2:1 부피비로 포함하는 식각 용액에 실온에서 담갔습니다. 식각 반응은 전기적 국소 양극 산화 및 산화물 제거 공정으로 진행됩니다. Ag 나노입자는 국소 양극 산화로 Si 표면의 인터페이스를 즉시 산화시키고, 산화물은 용액 내 HF에 의해 식각됩니다. 식각이 진행됨에 따라 Ag 나노입자는 추가 식각을 위해 Si 내부로 침투합니다. 따라서 다공성 Si 층이 형성됩니다. p형 Si의 다공성 형성 속도가 n형 Si보다 느리다는 보고가 있습니다[28]. 다공성 Si의 두께는 식각 시간으로 제어됩니다. 우리 실험에서 p형 Si의 식각 시간은 2분 40초로 선택되었고, n형 Si는 약 20µm 다공성 Si 막을 얻기 위해 2분간 처리되었습니다. 마지막으로 Si 기판을 10% 질산으로 세척하여 Ag 나노입자를 제거한 후 탈염수로 세척했습니다. 다공성 Si 층의 기공률은 다음과 같이 정의됩니다.

기공률 = (m₁ - m₂) / (p·v) (1)

여기서 m₁은 초기 샘플의 질량, m₂는 다공성 Si 층 형성 후 샘플의 질량, p, v는 원래 식각된 단결정 Si 층의 밀도와 부피입니다. 다공성 Si 막의 형태는 전계 방사형 주사 전자 현미경(FE-SEM)으로 관찰되었습니다.

그림 2a, b는 MACE로 형성된 p형 및 n형 다공성 Si 막의 단면 이미지를 보여줍니다. p형 및 n형 다공성 Si 막의 두께는 식각 시간으로 조정된 약 20µm입니다. p형 및 n형 다공성 Si 막의 평균 기공 직경은 각각 130nm와 125nm이며, 기공률은 각각 35%와 31%입니다.

붕소 또는 인 불순물을 각각 p형 또는 n형 Si 층을 형성하기 위해 SOD(Filmtronics Inc., USA)를 사용하여 다공성 Si 층에 도핑했습니다. SOD를 3000rpm에서 30초간 스핀 코팅으로 표면에 코팅했습니다. 그런 다음 샘플을 110°C에서 15분간 구워 SOD 막을 경화시켰습니다. 이후 샘플을 석영관로에 넣고 N₂ 분위기에서 1100°C에서 3시간 동안 어닐링하여 도펀트 원자를 다공성 Si로 확산시켰습니다. 마지막으로 샘플을 HF 용액에 담가 SiO₂를 제거하고 표면을 정리했습니다. 다공성 Si 층에 대한 도핑 효과를 검증하기 위해 홀 효과 측정 시스템으로 미도핑 및 도핑된 다공성 Si 층의 캐리어 농도를 측정했습니다[17].

두 개의 금속 전극 패턴을 다공성 Si 막과 Si 기판 뒷면에 별도로 형성하여 실온에서 샘플의 교차 평면 제벡 계수를 측정했습니다(그림 3a 참조). 다공성 Si 층은 Si 웨이퍼의 절반 영역에 형성되었고, Si의 나머지 부분은 깊은 반응성 이온 식각(RIE)을 사용하여 30µm 깊이로 식각되었습니다. 그런 다음 1µm 두께의 SiO₂ 막을 사에톡시실란 화학 기상 증착(TEOS-CVD)으로 표면에 증착하여 주변 대기로의 열 손실을 줄였습니다. SiO₂ 막에 두 개의 1×1mm² 정사각형 접촉 창을 형성했습니다. 이후 전자빔 증착으로 두 개의 1×2mm² 직사각형 300nm 두께 Ti-Au 전극을 접촉 패드로 형성했습니다. 마지막으로 두 개의 상업용 펠티어 소자를 Si 기판에 접촉시켜 평면 방향을 따라 온도 구배를 생성했습니다. 두 전극에서의 온도 T₁과 T₂는 열전대로 측정되었고 온도 차이 ΔT를 얻었습니다. 생성된 전압 ΔV는 전위차계로 측정되었습니다. 샘플의 제벡 계수는 아래 식에서 얻었습니다:

S = -ΔV/ΔT (2)

전류(I)-전압(V) 특성은 그림 3b, c에 표시된 측면 및 수직 측정 구성으로 p형 벌크 Si, n형 벌크 Si, 도핑/미도핑 다공성 Si에 대해 측정되었습니다. 세 개의 200nm 두께 Al 전극('1', '2', '3')을 0.6×0.6mm² 크기로 벌크 Si 샘플의 상단에 형성하고, Al 전극('4')도 뒷면에 형성했습니다(그림 3b 참조). 은 페이스트를 사용하여 구리 와이어를 전극 '4'에 붙여 전기적 접촉을 만들었습니다. Al 전극 '12', '23', '13' 사이의 중심 간 거리는 각각 0.2, 0.3, 0.56cm였습니다. 벌크 Si 샘플을 450°C에서 30분간 어닐링하여 Al과 Si 사이의 옴 접촉을 확인했습니다. 특이 접촉 저항을 측정하기 위해 고감도 프로브를 사용하여 세 전극 간의 측면 저항을 측정했습니다. 벌크 Si 기판의 수직 전기 전도도를 측정하기 위해 Al 전극 '2'-'4' 사이의 전기 전도도를 측정했습니다. 도핑 유무에 따른 다공성 Si 샘플의 전기적 특성을 측정하기 위해 다공성 Si 막에 2µm 두께의 SiO₂ 층을 TEOS-CVD로 증착하여 전기 프로브로부터 다공성 Si 층의 기계적 손상을 방지했습니다. 세 개의 0.6×0.6mm² SiO₂ 창을 완충 HF로 SiO₂ 층을 부분적으로 식각하여 형성하여 전기적 접촉을 만들었습니다. 그런 다음 그림 3c와 같이 SiO₂ 창과 함께 SiO₂ 층 위에 세 개의 1.0×0.6mm² Al 전극을 형성했습니다. 따라서 프로브가 연장된 Al 전극과 물리적으로 접촉하여 다공성 Si 막에 전기적 접촉을 만들 수 있습니다.

결과 및 논의

그림 4는 도핑 및 미도핑 다공성 Si 샘플이 있는 Si 기판에서 생성된 전압 대 온도 차이를 보여줍니다. 다양한 샘플의 계산된 제벡 계수 값은 표 1에 나와 있습니다. 벌크 p형 및 n형 Si의 제벡 계수는 각각 450 및 485µV/K이며, 미도핑 다공성 Si 샘플이 있는 p형 및 n형 Si 기판의 제벡 계수는 각각 696 및 650µV/K로 더 높은 값을 보입니다. 이 제벡 계수 차이의 이유는 에너지 필터링 효과와 표면 산란 효과 때문입니다[29,30,31]. 도핑 공정 후 도핑된 다공성 Si 샘플이 있는 p형 및 n형 Si 기판의 제벡 계수는 도핑된 다공성 Si 층의 캐리어 농도 증가로 인해 각각 491 및 480µV/K로 감소합니다. 그러나 전체 도핑된 다공성 Si 샘플의 경우 도핑된 다공성 Si 층이 얇고 다공성 Si 층의 나머지 부분은 여전히 미도핑 상태입니다. 따라서 도핑된 다공성 Si 층의 캐리어 농도가 벌크 Si보다 높더라도 전체 도핑된 다공성 Si 샘플(도핑된 다공성 Si 층 + 미도핑 다공성 Si 층)의 제벡 계수는 벌크 Si 샘플의 값에 가깝습니다.

일반적으로 제벡 계수는 전하 확산 부분 S_d와 포논 드래그 부분 S_ph로 구성됩니다. 모든 샘플이 고도핑(~10¹⁸)되어 있고 측정이 실온에서 수행되므로 S_ph 값은 S_d보다 훨씬 작아 S ≈ S_d가 됩니다[32]. 따라서 제벡 계수는 다음과 같이 나타낼 수도 있습니다[33],

S = (8π²k_B²T)/(3qh²) m* (π/3n)² (3)

여기서 k_B는 볼츠만 상수, h는 플랑크 상수, T는 절대 온도, m*은 상태 유효 질량, q는 전자 전하, n은 캐리어 농도입니다. 따라서 캐리어 농도 n은 제벡 계수 값을 결정하는 중요한 요소입니다.

캐리어 농도와 제벡 계수 간의 관계를 더 잘 이해하기 위해 홀 측정으로 p형 및 n형 도핑/미도핑 다공성 Si 층의 캐리어 농도를 측정했습니다. p형 및 n형 미도핑 다공성 Si 층의 캐리어 농도는 각각 1.3×10¹⁸ 및 1.35×10¹⁸cm⁻³인 것으로 나타났으며, SOD 도핑 후 p형 및 n형 도핑된 다공성 Si 층의 캐리어 농도는 각각 4.6×10¹⁹ 및 2.3×10¹⁹cm⁻³로 증가했습니다. 참고로 p형 및 n형 Si 기판의 캐리어 농도는 각각 2.3×10¹⁹ 및 9.0×10¹⁸cm⁻³입니다. 도핑된 다공성 Si 층에 의한 캐리어 농도 증가로 인해 도핑된 다공성 Si 샘플이 있는 Si 기판의 제벡 계수가 감소합니다.

그림 5a는 웨이퍼 두께 방향을 따른 p형 및 n형 벌크 Si 층의 I-V 곡선을 보여줍니다. p형 및 n형 벌크 Si 층의 총 저항은 각각 1.12 및 0.65Ω인 반면, p형 및 n형 벌크 Si의 추정 내부 저항은 둘 다 0.08Ω에 불과하므로 p형 및 n형 벌크 Si 층의 총 저항은 주로 접촉 저항에 의해 결정됩니다. p형 및 n형 벌크 Si 기판이 모두 고도핑(~10¹⁹)되어 있으므로 Al 패드와 Si 기판 사이의 전기적 접촉은 옴 접촉이 될 것입니다. 그러나 미도핑 다공성 Si 층이 있는 p형 및 n형 Si 기판의 I-V 특성은 그림 5b와 같이 비선형 곡선을 보입니다. 이 경우 1V의 특정 전압에서 I-V 곡선의 기울기에서 이들 샘플의 전기 전도도를 정의했습니다. 이 비선형 거동의 이유 중 하나는 나노구조에서 표면적 대 부피 비율이 증가하고 미도핑 다공성 Si 층 표면에 많은 표면 에너지 상태가 형성되어 양자 구속 효과로 인해 비선형성이 발생한다는 것입니다[34]. 벌크 Si와 달리 전자는 Al-다공성 Si 인터페이스를 통과하기 위해 더 많은 에너지를 필요로 하며, 이는 접촉 저항을 증가시키고 총 전기 전도도를 감소시킵니다. 또한 준안정 수소화 표면, 천연 산화물과 같은 다른 요인들도 다공성 Si의 전기적 특성에 영향을 미쳐 전기 전도도의 큰 감소를 초래할 수 있습니다[35, 36]. SOD 도핑 후 p형 및 n형 Si 기판에 도핑된 다공성 Si에 대해 그림 5a와 같이 선형 I-V 곡선이 나타나 옴 접촉이 얻어지며, p형 및 n형 Si 기판에 도핑된 다공성 Si 층의 전기 전도도는 각각 150에서 1160, 385에서 1390 S/m으로 증가합니다(표 1 참조). 전기 전도도의 증가는 주로 SOD 도핑이 다공성 Si 표면에 주로 영향을 미치기 때문에 접촉 저항 감소에 기인합니다. SOD 도핑 후 얇은 p⁺ 또는 n⁺ 다공성 Si 층이 각각 p형 및 n형 다공성 Si 층 위에 형성되고 캐리어 농도는 약 10¹⁹cm⁻³에 도달할 수 있습니다. 따라서 전자는 위치 장벽에 관계없이 Al과 도핑된 다공성 Si 사이의 인터페이스를 터널링할 수 있습니다[37].

시험 시편의 전기적 특성을 평가하기 위해 전송 선로 측정(TLM) 이론을 기반으로 특이 접촉 저항을 평가했습니다. 이는 단위 면적당 접촉 저항으로 정의됩니다[38]. TLM 이론에서 총 저항 R은 다음과 같이 계산될 수 있습니다.

R = 2R_c + (ρ_i/A)L (4)

여기서 R_c는 접촉 저항, ρ_i는 시편의 내부 저항률, L은 두 전극 사이의 간격, A는 단면적입니다. 특이 접촉 저항 ρ_c는 ρ_c = R_c × A로 정의될 수 있습니다. 따라서 식 4에 면적 A를 곱하여 다음과 같이 변환할 수 있습니다.

RA = 2ρ_c + ρ_iL (5)

L 값이 0에 가까워지면 R은 접촉 저항의 2배가 됩니다. 따라서 ρ_c는 RA(총 저항에 단면적을 곱한 값)와 L의 관계에서 얻을 수 있습니다(그림 6 참조). 따라서 특이 접촉 저항 ρ_c는 L=0에서의 외삽 값의 절반으로부터 얻을 수 있습니다. I-V 곡선이 비선형이므로 미도핑 다공성 Si의 특이 접촉 저항은 측정할 수 없습니다. 계산된 p형 및 n형 도핑된 다공성 Si의 특이 접촉 저항은 각각 1.35 및 1.16mΩ·cm²이었으며, p형 및 n형 벌크 Si는 각각 1.88 및 1.25mΩ·cm²이었습니다. 이 결과는 p형 및 n형 도핑된 다공성 Si가 p형 및 n형 벌크 Si보다 낮은 특이 접촉 저항을 가짐을 보여줍니다. 따라서 미도핑 다공성 Si가 있는 Si 기판과 비교하여 도핑된 다공성 Si와 금속 사이의 낮은 접촉 저항은 캐리어 농도 증가로 인한 Si 기판에 도핑된 다공성 Si의 전기 전도도 향상에 기인합니다.

표 1은 p형 및 n형 벌크 Si와 미도핑 및 도핑된 다공성 Si 층이 있는 Si 기판의 파워 팩터를 보여줍니다. 도핑된 다공성 Si가 있는 p형 및 n형 Si 기판의 제벡 계수가 SOD 도핑으로 모두 감소하지만, 전기 전도도의 현저한 증가로 인해 p형은 4배인 280µW/(m·K²)로, n형은 2배인 320µW/(m·K²)로 파워 팩터가 증가합니다. 이전 연구에서 미도핑 다공성 Si가 있는 Si 기판의 ZT 값이 더 높은 제벡 계수(670µV/K)와 낮은 열전도도(3.8W/mK)로 인해 원래 벌크 Si보다 7.3배 증가할 수 있었습니다[20]. 그러나 미도핑 다공성 Si가 있는 Si 기판의 ZT 값 추가 최적화는 상대적으로 낮은 전기 전도도에 의해 저해됩니다. 낮은 열전도도는 열 수송이 주로 100nm 이상의 평균 자유 경로를 가진 포논에 의해 지배되므로, 다공성 Si로 나노구조화하여 열전도도를 주로 낮출 수 있기 때문에 도핑하더라도 Si를 보존할 수 있습니다[39]. 또한 볼츠만 수송 방정식에 기반하여 캐리어 농도가 10¹⁹~10²¹cm⁻³ 범위일 때 소재의 최적 ZT 값은 실온에서 0.1 이상이 될 수 있습니다[40]. 따라서 도핑된 다공성 Si가 있는 Si 기판의 예상 ZT 값은 SOD 도핑을 통해 약 0.1로 향상될 수 있으며, 이는 미도핑 다공성 Si가 있는 Si 기판(0.02)보다 5배 큰 값입니다. 결과적으로 SOD 도핑 후 MACE로 형성된 다공성 Si가 있는 Si 기판은 전기 전도도를 증가시키고 다공성 Si의 열전 성능을 향상시킬 수 있으며, 이는 열전 응용 분야에 활용될 것으로 기대됩니다.

결론

고도핑된 p형 및 n형 벌크 Si에 금속 보조 화학 식각(MACE)을 사용하여 다공성 Si를 합성했습니다. 표면 도핑인 스핀 온 도펀트(SOD)를 사용하여 p형 및 n형 다공성 Si의 전기적 특성을 개선했습니다. 미도핑 다공성 Si가 있는 p형 및 n형 Si 기판(696 및 650µV/K)과 비교하여 도핑된 다공성 Si가 있는 p형 및 n형 Si 기판의 제벡 계수는 도핑된 다공성 Si 층의 캐리어 농도 증가로 인해 491 및 480µV/K로 감소했습니다. p형 및 n형 벌크 Si의 캐리어 농도(2.25×10¹⁹ 및 9.03×10¹⁸cm⁻³)와 비교하여 p형 및 n형 미도핑 다공성 Si의 캐리어 농도는 양자 구속 효과와 더 큰 표면적으로 인해 각각 1.3×10¹⁸ 및 1.35×10¹⁸cm⁻³로 감소했으며, SOD 도핑 후 p형 및 n형 도핑된 다공성 Si의 캐리어 농도는 각각 4.6×10¹⁹ 및 2.29×10¹⁹cm⁻³로 증가했습니다. 그러나 SOD는 얇은 다공성 Si 막만 도핑할 수 있습니다. 미도핑 다공성 Si와 비교하여 p형 및 n형 도핑된 다공성 Si는 접촉 저항 감소로 인해 전기 전도도를 각각 150에서 1160, 385에서 1390 S/m으로 증가시켰습니다. 또한 p형 및 n형 도핑된 다공성 Si에서 옴 접촉을 얻을 수 있었습니다. 다공성 Si와 Al 사이의 특이 접촉 저항은 1.35 및 1.16mΩ·cm²로 감소했으며, 이는 캐리어 농도 증가로 인해 벌크 Si와 Al 사이의 접촉 저항보다 낮습니다. 제벡 계수가 감소하더라도 전기 전도도 향상으로 인해 도핑된 다공성 Si가 있는 p형 및 n형 Si 기판의 파워 팩터는 각각 280 및 320µW/(m·K²)로 증가했습니다. 따라서 MACE로 형성된 다공성 Si 후 SOD 도핑이 있는 Si 기판은 전기 전도도를 증가시키고 다공성 Si의 열전 성능을 향상시킬 수 있으며, 이는 열전 응용 분야에 활용될 것으로 기대됩니다.

데이터 및 재료의 가용성

현재 연구 동안 사용 및/또는 분석된 데이터 세트는 합리적인 요청 시 해당 저자로부터 제공받을 수 있습니다.

약어

Si:

실리콘

MACE:

금속 보조 화학 식각

SOD:

스핀 온 도펀트

FE-SEM:

전계 방사형 주사 전자 현미경

RIE:

깊은 반응성 이온 식각

TEOS-CVD:

사에톡시실란 화학 기상 증착

TLM:

전송 선로 측정