기존 1트랜지스터-1커패시터(1T-1C) DRAM 셀의 큰 커패시터 부피와 높은 누설 전류가 추가 스케일링을 방해합니다. 터널링 전계 효과 트랜지스터(TFET)는 초저 오프 상태 누설과 가파른 서브임계 스윙으로 유망한 대안입니다. 본 연구는 듀얼 게이트 TFET(DG-TFET)를 사용하는 캐패시터리스 1T DRAM 아키텍처를 소개합니다. 듀얼 게이트 설계는 쓰기와 읽기 기능을 분리해 우수한 성능을 가능하게 합니다: 2초 초과 유지 시간(RT)과 최소 온도 민감도. Silvaco-Atlas 시뮬레이션을 사용해 읽기-1/읽기-0 전류 비율(최대 10⁷)을 극대화하면서 긴 유지를 보존하는 체계적인 프로그래밍 최적화 전략을 개발했습니다. 이로써 리프레시율과 동적 전력 소비를 감소시킵니다.
다이나믹 랜덤 액세스 메모리(DRAM)는 모바일과 컴퓨팅 시스템의 필수 구성 요소가 되었습니다[1-3]. 그러나 소자 기하학이 축소됨에 따라 기존 1T-1C DRAM 셀의 커패시터가 소자 면적의 큰 부분을 차지해 추가 스케일링을 저해합니다. 유망한 대안은 플로팅 게이트 트랜지스터에 의존하는 캐패시터리스 1T DRAM입니다. 이 접근법은 더 높은 밀도 패키징을 제공할 수 있습니다[4] 하지만 열전자 방출에 의존하는 읽기 동작 중 전하 수송으로 인해 온도 의존적 읽기 전류를 겪으며, 60 mV/dec 초과 서브임계 스윙과 누설 증가로 이어집니다[5-9].
밴드-투-밴드 터널링(BTBT)으로 동작하는 TFET은 60 mV/dec 미만 SS, 초저 오프 상태 누설, 약한 온도 의존성을 제공합니다[10-14]. 높은 Ion/Ioff 비율로 DRAM 셀의 핵심 트랜지스터로 매력적입니다[15]. 듀얼 게이트 TFET(DG-TFET) DRAM이 제안되었는데, 쓰기 동작은 게이트 2 하에서 드레인 측 BTBT로 전하를 저장하고, 읽기 동작은 게이트 1 하에서 소스 측 BTBT로 전류를 추출합니다[16-18]. 이전 연구에서 64 ms 초과 RT와 감소된 온도 민감도를 입증했으나, 비이상적 프로그래밍 조건으로 읽기-1/읽기-0 전류 비율은 최적이 아니었습니다.
따라서 Silvaco-Atlas 시뮬레이션을 활용해 쓰기, 유지, 읽기 단계의 최적 바이어싱을 식별하는 DG-TFET DRAM의 상세한 프로그래밍 최적화 가이드라인을 제시합니다. 최적화된 조건으로 읽기-1/읽기-0 전류 비율 10⁷과 2초 초과 RT를 달성하면서 읽기-0 전류와 전체 전력 소비를 크게 낮췄습니다.
조사된 DG-TFET 구조는 그림 1에 나와 있습니다. 소스(P⁺)와 드레인(N⁺) 도핑 농도는 1×10²⁰ cm⁻³입니다. 고유 채널은 50 nm 간격으로 게이트 1(N⁺ 폴리실리콘)과 게이트 2(P⁺ 폴리실리콘)로 분할됩니다. 게이트 2는 정공을 저장하는 깊은 물리적 웰을 형성하고, 게이트 1은 읽기 동작을 용이하게 하는 낮은 정공 농도 언더랩 영역을 보장합니다. 소자 매개변수: 벌크 Si 두께 20 nm; 게이트 1 길이 400 nm; 게이트 2 길이 200 nm; 게이트 산화막 두께 3 nm.
DG-TFET DRAM 셀 개략도. 소스는 P⁺, 드레인은 N⁺, 게이트 1은 N⁺ 폴리실리콘, 게이트 2는 P⁺ 폴리실리콘.
시뮬레이션은 Non-Local BTBT 모델[19]과 실험 데이터에 보정된 매개변수[20]로 Silvaco-Atlas를 사용합니다. 쇼클리-리드-홀 재결합, 페르미 통계, 전계 의존 이동도도 포함합니다. 전자와 정공 수명은 100 ns로 설정하고 기본 온도는 300 K입니다.
쓰기-1 동작 중 게이트 2에 음 바이어스를 가하면 게이트 하 채널 밴드가 상승해 채널과 드레인 사이 BTBT 장벽이 좁아집니다. 이는 드레인으로 전자 터널링을 촉진해 게이트 2 하 채널을 완전히 고갈시키고 생성된 정공을 포획하는 깊은 전위 웰을 남깁니다. 후속 쓰기-0 동작은 게이트 2에 양 바이어스를 가해 저장된 정공이 드레인 측에서 재결합하도록 합니다. 최적 음 바이어스 크기는 쓰기-1 -1.3 V, 쓰기-0 +1.3 V이며, 더 높은 절대 전압은 BTBT를 포화시켜 정공 축적에 추가 개선이 없습니다.
쓰기 후 채널 표면 정공 농도. 실선: 쓰기-1; 파선: 쓰기-0.
쓰기 후 셀은 게이트 2에 작은 음 바이어스(-0.2 V)로 유지해 유지-1 간격 동안 전위 웰을 깊게 하고 정공 재결합을 억제합니다. 유지-0 중 음 바이어스는 드레인 근처 터널링 장벽을 의도치 않게 낮춰 재결합을 가속화하고 0 상태를 저하시킵니다. 따라서 -0.2 V가 두 상태 모두에 최적 유지 바이어스입니다.
유지 후 재결합률. (a) 0 V; (b) -0.5 V. (c) 에너지 밴드 다이어그램; (d) 유지-0 후 정공 농도.
읽기는 1 V 드레인 바이어스로 수행합니다. 게이트 1을 +1 V로 고정해 소스에서 BTBT를 최대화하고 읽기-1 전류를 향상시킵니다. 게이트 2를 +0.8 V로 조정: 이 전압은 유지-0 동작 중 게이트 2 하 채널을 충분히 고갈시켜 드레인으로 전자 흐름을 억제하고 읽기-0 전류를 감소시키면서, 읽기-1 시 효율적 터널링을 허용합니다. 결과적으로 읽기-1/읽기-0 전류 비율은 10⁷에 도달합니다.
읽기-0 후 에너지 밴드 다이어그램 (a) 및 총 전류 밀도 (b). 최적 게이트 2 전압은 +0.8 V.
최적화된 바이어스(쓰기-1: -1.3 V, 쓰기-0: +1.3 V, 유지: -0.2 V, 읽기-1: 게이트 1 = +1 V, 게이트 2 = +0.8 V)로 과도 시뮬레이션(쓰기/유지/읽기: 50 ns/100 ns/50 ns) 결과 읽기-1/읽기-0 전류 비율 10⁷(그림 9a)을 보였습니다. 심지어 10초 유지 후에도 비율은 10 이상 유지(그림 9b). RT는 2초를 초과해 기존 보고를 능가하며, 읽기-0 전류가 이전 연구보다 현저히 낮아 동적 전력 감소로 이어집니다.
(a) 쓰기/유지/읽기 중 과도 드레인 전류. (b) 유지 시간에 따른 읽기-1 및 읽기-0 전류.
Silvaco-Atlas 시뮬레이션으로 검증된 듀얼 게이트 TFET 캐패시터리스 1T DRAM의 포괄적인 프로그래밍 최적화 프로토콜을 확립했습니다. 최적화된 바이어싱 체계—쓰기-1: -1.3 V, 쓰기-0: +1.3 V, 유지: -0.2 V, 읽기-1: 게이트 1 = +1 V, 게이트 2 = +0.8 V—는 읽기-1/읽기-0 전류 비율 10⁷과 2초 초과 RT를 산출합니다. 초저 읽기-0 전류가 전력 소비와 리프레시 오버헤드를 획기적으로 줄여, DG-TFET DRAM을 차세대 저전력 고밀도 메모리의 강력한 후보로 자리매김합니다.
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