향상된 플라즈마 유도 충전 탐지기로 첨단 CMOS BEOL 공정 포괄적 모니터링 실현

요약

본 연구에서는 첨단 CMOS BEOL 공정 중 웨이퍼 전반에 걸친 플라즈마 손상 가능성을 모니터링하기 위해 검출 범위를 확장한 수정된 플라즈마 유도 충전(PID) 탐지기를 제안했습니다. 확장된 커패시터를 가진 플라즈마 유도 손상 패턴용 새로운 안테나 설계를 조사했습니다. 새로운 PID 탐지기를 적용함으로써 탐지기의 최대 충전 레벨이 향상되었습니다.

서론

최근 반도체 공정 기술 진화로 대규모 집적회로의 임계 치수가 지속적으로 축소되고 있습니다. 첨단 핀펫(FinFET) 로직 공정은 다기능 고성능 Si 칩 구현을 위해 더 조밀하게 트랜지스터를 집적하는 방향으로 복잡해지고 있습니다. 플라즈마로 강화된 반응성 이온 식각 단계는 높은 종횡비 구조 달성을 위해 첨단 나노스케일 공정에서 필수적이며, 이는 고집적 회로에 필수적입니다. 45 nm 이하 CMOS 기술 노드에서 트랜지스터 게이트가 기존 폴리실리콘 게이트/이산화실리콘에서 고유전율 금속 게이트 스택으로 변경되었습니다. 이 변화로 소자가 플라즈마 유도 손상에 더 취약해져 고유전율 유전체 층에 예상치 못한 잠재적 손상을 줄 수 있습니다. 최첨단 핀펫 제조 공정에서 식각, 증착, 세정 등 수많은 RF 플라즈마 단계가 불가피하며, 이는 더 높은 빈도의 플라즈마 유도 충전 이벤트를 생성합니다. 금속 구조물에 양극과 음극 충전이 모두 발생할 수 있습니다. 이러한 전하가 기존 금속 배선, 비아, 콘택트로 이루어진 전도 경로를 따라 흐를 때, 회로의 취약 부분, 특히 트랜지스터 게이트 유전체를 통한 바람직하지 않은 방전은 심각한 신뢰성 우려를 낳습니다. 예를 들어 건식 식각 단계에서 산란 입사 이온과 반응 표면에서 스퍼터링된 물질이 벌크 핀에 더 많은 결함을 유발합니다. 플라즈마 충전 이벤트가 회로에 비가역적 손상을 주는 것을 막기 위해 금속 구조물 크기를 제한하는 설계 규칙이 주어집니다. 또 다른 PID 완화법으로는 보호 다이오드 사용으로 플라즈마 충전 전류를 민감한 회로에서 우회시키는 방법이 있습니다. 인시투 스팀 생성(ISSG) 게이트 산화막 도입이 플라즈마 손상 내성 향상에 기여했다는 보고도 있습니다. 또한 챔버 트리밍과 PECVD-Ti 증착 공정 수정이 플라즈마 유도 손상 완화에 효과적임이 밝혀졌습니다. 하지만 이러한 방법 대부분은 회로 설계 유연성 제한이나 공정 트레이드오프라는 바람직하지 않은 결과를 낳습니다.

전통적으로 온웨이퍼 테스트 패턴으로 플라즈마 유도 손상(PID) 레벨을 모니터링해 왔습니다. 가장 일반적이고 널리 쓰이는 온웨이퍼 PID 모니터링 파라미터는 큰 안테나 구조를 가진 트랜지스터 게이트의 시간-절연 파괴(TDDB) 특성입니다. 게이트 유전체 층의 잠재적 손상은 전압 또는 전류 스트레스 테스트 하에서 게이트 유전체 층 열화 측정을 통해 드러낼 수 있습니다. 따라서 이러한 패턴은 플라즈마 공정에 대한 실시간 피드백을 제공할 수 없습니다. 이전 연구에서 첨단 핀펫 기술에서 온웨이퍼 플라즈마 유도 충전 효과 탐지기를 시연했습니다. PID 탐지기는 용량 결합 구조를 이용해 플로팅 게이트에 반응을 유도하므로, 기존 PID 탐지기와 달리 게이트 유전체 층에 손상을 주지 않습니다. 이 새로운 탐지기에서는 I-V 곡선 이동을 측정해 안테나 게이트 위 전하의 강도, 지속 시간, 극성을 모두 파악할 수 있습니다. 그러나 특정 기록 부위에서 플라즈마 강도가 임계 레벨을 초과하면 이 탐지기들도 포화 효과를 겪을 수 있습니다. PID 탐지기의 동적 범위를 확장하기 위해 본 연구에서는 새로운 안테나 게이트 설계를 조사했으며, 감지 범위 확장에 성공했습니다.

실험 방법

안테나 노드에 연결된 기생 커패시터를 가진 플라즈마 유도 손상(PID) 탐지기의 3D 개략도를 그림 1a에 나타냈습니다. PID 모니터링 구조와 달리 이 탐지기는 긴 콘택트 슬롯을 이용해 안테나 전압을 플로팅 게이트에 용량 결합시킵니다. 단면 TEM 사진은 그림 1b에 있습니다. 그림에서 볼 수 있듯 전하를 수집하는 콘택트 슬롯이 플로팅 게이트에 용량 결합되어 있습니다.

그림 2는 12인치 웨이퍼 전반에서 이 탐지기들의 문턱 전압 분포를 비교한 것입니다. 음의 문턱 전압 이동은 안테나에 음전하가 수집되어 양전하가 플로팅 게이트로 유입되어 음의 문턱 전압 이동이 발생함을 나타냅니다. 안테나 면적이 증가함에 따라 총 커패시턴스 상승으로 전체 안테나 전압이 낮아져 V_t 이동이 작아짐을 확인했습니다.

그림 3a에 PID 탐지기의 기본 동작 원리 흐름도를 정리했습니다. 플라즈마 전하(Q_Ant)가 안테나에 수집되면 안테나 게이트 전위 V_Ant가 변합니다. V_Ant는 플로팅 게이트(FG)에 결합되어 전자가 FG 안팎으로 터널링되게 합니다. 플라즈마 공정 후 이 탐지기들의 V_t는 Q_Ant 극성에 따라 더 음성 또는 양성이 됩니다. V_t는 그림 3b에 나열된 파라미터로 FN 터널링 전류 모델로 계산할 수 있습니다.

그림 4는 FG 기반 PID 탐지기의 모든 가능한 커패시턴스를 보여줍니다. 그림 5에서 안테나 면적 증가에 따라 ΔV_t가 포화 경향을 보임을 확인했습니다. V_Ant가 최대 레벨에 도달하면 전압 레벨이 너무 높아 Q_Ant가 누설되기 시작합니다. 플라즈마 플럭스 레벨이 탐지기 한계를 초과하지 않게 하려면 안테나 커패시턴스를 의도적으로 증가시켜 총 커패시턴스에서 안테나 커패시턴스 비율을 줄이는 로딩 커패시터를 추가해야 합니다.

그림 6a는 이전에 보고된 인시투 PID 탐지기의 2D 구조이며, 추가 커패시터 구현 세 가지 구조를 제시합니다. 금속 층 간 큰 중첩 면적으로 총 커패시턴스를 늘리는 MOM 커패시터(Fig. 6b), 금속 게이트 길이를 조절해 커패시턴스를 늘리는 STI 커패시터(Fig. 6c), 금속 게이트와 콘택트 중첩 면적으로 추가 커패시터를 형성하는 사이드월 커패시터(Fig. 6d)입니다.

실험 결과 및 고찰

그림 7은 세 가지 유형의 로딩 커패시터 추가 시 총 커패시턴스 대 안테나 비율 비교입니다. 안테나 비율이 1K보다 크면 총 커패시턴스가 안테나 커패시턴스에 의해 지배됩니다.

추가된 로딩 커패시턴스가 안테나 커패시턴스와 비슷해지면 총 커패시턴스가 로딩 커패시터의 영향을 받게 됩니다. 안테나가 수집하는 최대 전하량은 고정되어 있으므로 총 커패시턴스를 늘리면 ΔV가 감소합니다(ΔQ = CΔV). 따라서 검출 범위 감도를 억제해 플라즈마 충전 레벨이 원래 한계를 초과할 때 포화 효과를 방지할 수 있습니다. AR=10인 소자에서 다양한 STI 커패시터를 가진 소자의 드레인 전류 특성을 비교했습니다(Fig. 8). 더 큰 로딩 커패시터 추가 시 총 커패시턴스에서 안테나 커패시턴스 비율이 감소합니다. 동일한 플라즈마 충전 플럭스 하에서 일정 기간 후 총 플라즈마 전하는 안테나 면적에 비례합니다. 따라서 전체 커패시턴스가 증가하면 V_Ant가 낮아져 높은 플라즈마 플럭스 레벨 탐지가 가능해집니다. 그림 8에서 추가 로딩 커패시터가 있는 시료일수록 I-V 곡선 이동이 작음을 확인했습니다.

AR=1K이고 다양한 크기의 MOM, STI, 사이드월 커패시터를 가진 시료의 문턱 전압 박스 차트를 비교했습니다(Fig. 9). 로딩 커패시턴스 증가 시 평균 문턱 전압 이동이 감소했습니다. 실험 설계에서 STI 구조의 C_L이 너무 작아 충전 레벨 영향을 보이지 않았습니다. 그림 10 비교에서 세 가지 로딩 커패시터 추가 방식 모두 플라즈마 충전에 대한 평균 반응을 효과적으로 줄일 수 있음을 확인했습니다. 추가 로딩 커패시터는 PID 탐지기의 검출 범위를 성공적으로 확장하며, 탐지기 감도는 감소합니다. 플라즈마 충전 레벨의 광범위 검출을 위해 서로 다른 C_L 레벨을 가진 PID 탐지기 시리즈를 1차원 어레이로 설계해 플라즈마 충전 레벨의 고저 양단을 모두 탐지할 수 있습니다.

결론

본 연구에서는 PID 모니터링 탐지기의 플라즈마 유도 충전 레벨 감지 범위를 확장하기 위한 새로운 안테나 게이트 설계를 조사했습니다. 로딩 커패시터 추가로 전하 누설 대상이 되는 높은 안테나 게이트 전압을 방지해, 더 높은 충전 레벨을 PID 탐지기에 기록할 수 있게 했습니다. 이 새로운 설계는 첨단 CMOS BEOL 공정에서 플라즈마 충전 레벨의 검출 범위를 효과적으로 확대합니다.