FinFET Cu BEOL 공정에서 층간 유전체(IMD)의 플라즈마 유도 손상 평가

초록

고밀도 상호연결은 첨단 CMOS Cu BEOL 기술로 가능해졌으며, 이로 인해 금속 층들이 밀접하게 배치됩니다. 높은 종횡비 금속 라인은 광범위한 플라즈마 식각 공정을 필요로 하며, 이는 층간 유전체(IMD) 층의 신뢰성 문제를 야기할 수 있습니다. 본 연구는 밀접하게 배치된 금속 라인 사이의 IMD 무결성에 대한 플라즈마 유도 충전 효과를 평가하기 위한 새로운 테스트 패턴을 제안합니다. 플라즈마 충전 강도와 IMD 층에서 발견된 손상 사이에 강한 상관관계가 있음을 종합적으로 분석했습니다.

서론

Cu 기반 후공정(BEOL) 공정은 기술이 100nm 미만 영역으로 이행함에 따라 광범위하게 사용되어 왔습니다. 고종횡비 비아와 금속 라인으로 구성된 밀집된 상호연결은 일련의 플라즈마 강화 식각 공정[1,2,3]에 의해 가능해집니다. 고에너지 플라즈마 처리가 트랜지스터 게이트 유전체 스택에서 심각한 열화와 잠재적 손상을 초래할 수 있다는 것은 잘 알려져 있으며, 이는 공정 유도 충전 사건 동안 주요 방전 경로로 여겨집니다. 게이트 유전체 품질에 대한 신뢰성 우려를 방지하기 위해, IC 제조업체는 일반적으로 상호연결 금속 층의 크기와 길이를 제한하는 설계 규칙과 지침을 제공합니다[4, 5]. 복잡한 배선 시스템에서 금속 층 수가 증가함에 따라, 공정 유도 충전 시 층간 유전체 박막을 통한 방전 경로를 피하기 어렵게 되었습니다. BEOL 공정에 저-k 소재 도입[6, 7]으로 RC 지연 문제가 완화되었으나, 절연 박막이 충전 응력에 더 취약해질 수 있습니다[8, 9]. 복잡한 BEOL 배선을 실현하는 밀집된 상호연결 구조에서 플라즈마 충전 유도 응력으로 인한 손상은 첨단 CMOS IC의 수율과 신뢰성에 큰 영향을 미칠 수 있습니다. 본 연구에서는 이전에 보고된 in situ PID 레코더[10,11,12]를 첨단 Cu BEOL 공정에서 추가 방전 경로가 가능해질 때 발생할 수 있는 IMD 손상을 모니터링하기 위한 새로운 차동 테스트 패턴과 결합했습니다. 웨이퍼 상의 서로 다른 위치에서 레코더가 보고한 플라즈마 충전 레벨은 새로운 테스트 패턴을 통해 IMD 박막의 플라즈마 충전 손상과 상관관계를 맺을 수 있습니다. IMD 구조의 응력 유도 고장 거동은 이러한 테스트 패턴을 통해 쉽게 드러낼 수 있으며, 이는 새로운 고장 모드와 가능한 IMD 신뢰성 우려에 대한 정기적 모니터링을 위한 표준 테스트 구조로 사용될 수 있습니다.

소자 구조 및 방법론

FinFET 집적 회로의 고장 분석 결과, 두 개의 밀접하게 배치된 고립된 상호연결 구조 사이의 층간 유전체 층 내 트랩 상태 증가를 포함한 잠재적 손상이 발생할 수 있음을 시사합니다(그림 1 참조). 첨단 CMOS BEOL 공정에서 라인 폭과 비아 및 금속 상호연결 간 간격이 공격적으로 줄어듦에 따라, 안테나 역할을 하는 큰 금속 배선에 모인 전하가 금속과 비아/게이트, 금속 배선을 가로질러 IMD를 통해 방전되어 이러한 유전체 박막에 고전계 및/또는 고전류 응력을 가할 수 있습니다. 각 다이 상의 두 차동 테스트 패턴 옆에 in situ PID 레코더[10,11,12]를 배치함으로써, 12인치 웨이퍼 전반의 기준 플라즈마 충전 레벨을 먼저 확립할 수 있습니다.

밀집된 상호연결 패턴 사이의 층간 유전체 층에서 플라즈마 유도 손상이 절연 무결성의 잠재적 열화와 연관될 수 있음

그림 2의 테스트 패턴에서 M2 노드를 안테나 구조 형성 전에 고립시킴으로써, 플라즈마 충전 전류가 금속 층 사이의 유전체 층을 통과하도록 보장했습니다. 플라즈마 충전 응력 동안 잠재적 손상 발생 가능성을 높이기 위한 두 가지 새로운 차동 테스트 패턴 설계를 제안하며, 이를 그림 2a, b에 도시했습니다. 타입 I 패턴을 가진 소자는 해당 안테나에 전자가 모일 때만 고전류 응력을 경험합니다. 이는 방전 전류가 전도 경로상의 n+/p 접합에 의해 정류되기 때문입니다. 반면, 타입 II 패턴을 가진 소자는 양방향 응력[13]을 받습니다. 즉, 이온 충전과 전자 충전 모두 이 모니터링 소자에 기록됩니다. 결과적으로 본 연구의 샘플은 16nm 기술 노드에서 표준 FinFET/Cu BEOL 공정으로 제작되었습니다. PID 레코더의 안테나 구조와 각 다이에 배치된 타입 I 및 II 패턴을 가진 소자는 모두 큰 금속 3 구조로 설계되었습니다. 두 유형의 모니터링 소자는 모두 차동 구성으로 설계되어, PID 효과에 대한 오판독을 초래할 수 있는 정렬 오차 노이즈를 강조하고 이후 최소화할 수 있습니다.

플라즈마 유도 a 음성 및 b 양방향 응력에 의한 잠재적 손상 효과를 강조하기 위해 새롭게 제안된 차동 테스트 패턴의 그림, 금속 층 간 간격은 14nm로 설정

실험 결과 및 논의

그림 3의 데이터는 금속 2에 0~20V의 전압 스윕을 0.7V/초 속도로 적용하여 얻었습니다. 이를 통해 몇 가지 다른 타입 I 테스트 패턴을 가진 소자의 절연 파괴 전압과 IMD 누설 전류를 양쪽에서 얻고 비교할 수 있습니다. 82,000 μm²의 큰 M3 안테나 제작 중, 플라즈마 공정이 안테나 충전을 유도할 것으로 예상됩니다. 축적된 전하는 가장 낮은 저항 경로를 통해 방전될 것으로 예상됩니다. 데이터에 따르면 일부 샘플은 조기 유전체 파괴를 보이는 반면, 다른 소자의 IMD는 낮은 누설로 상대적으로 온전하게 유지됩니다.

금속-3 안테나 82,000 μm²에 연결된 차동 테스트 패턴을 가진 소자에서 측정된 누설 전류. V_BD는 비아 길이 32nm에서 전류가 1nA에 도달하는 전압으로 정의

충전 사건에서, 더 약한 쪽이 주요 방전 경로 역할을 하여 좌우 측 손상 수준 간의 불균형이 더 두드러지게 나타날 것으로 예상됩니다. 따라서 좌우 측 간 V_BD 차이가 큰 소자만이 플라즈마 충전에 기인할 가능성이 높습니다. 따라서 한 쌍에서 더 작은 V_BD를 PID 응력 수준과 상관관계가 있는 IMD 파괴 수준으로 기록합니다. 그림 4a는 웨이퍼 상의 서로 다른 다이에서 발견된 세 가지 전형적인 특성을 보여줍니다. 이 샘플들은 양쪽 모두 파괴 없음, 한쪽만 파괴, 양쪽 모두 파괴 그룹으로 분류될 수 있습니다. 각 그룹의 특정 특성을 보이는 소자의 비율은 그림 4b의 원형 차트에 표시되어 있습니다. 안테나가 없는 샘플이 한쪽 파괴 특성을 가질 확률이 훨씬 낮음을 발견했습니다. 플라즈마 충전 응력을 경험하지 않은 대부분의 소자에서 양쪽 대칭 거동이 발견되었습니다. 이는 차동 쌍에서 대부분의 비대칭 특성이 안테나 구조가 부착되었을 때 충전 응력에서 기인함을 추가로 시사합니다.

a 웨이퍼 전반의 테스트 쌍에서 발견된 다양한 파괴 특성 유형과 b 60개 다이 전반의 소자 쌍에서 독특한 파괴 특성을 보이는 샘플 비율 비교

위 방법으로 얻은 V_BD를 사용하여, PID 레벨과 타입 I 및 II 패턴을 가진 소자의 V_BD 웨이퍼 맵을 그림 5에서 비교했습니다. 두 유형의 모니터링 소자 V_BD 웨이퍼 맵과 PID 레코더의 해당 기준 충전 레벨 사이에 높은 유사성이 관찰되었습니다(그림 5a 참조). PID 전압은 금속 공정 중 전자 및 이온 충전 사건 모두를 기록하는 것으로 여겨집니다[14]. 그러나 웨이퍼 전반의 샘플이 주로 전자 충전에 더 많이 노출되는 것으로 나타났습니다[14]. 그림 5a, b의 웨이퍼 맵 간에 일부 지역적 상관관계를 볼 수 있습니다. 그림 5c의 패턴 II 웨이퍼 맵이 그림 5a와 명백한 유사성이 없는 것은 양방향 응력[15]이 유전체 층에 2차 효과를 초래할 수 있음을 시사하며, 이는 추가 조사가 필요합니다. 그림 6에서 비교한 새로운 테스트 패턴의 측정된 파괴 전압과 기준 PID 레벨은, 다이 상의 PID 레벨이 높을수록 새로운 테스트 패턴의 V_BD가 낮음을 추가로 드러냅니다. 또한 V_BD와 플라즈마 충전 레벨 사이에 유의미한 음의 상관관계를 확립할 수 있습니다. IMD 손상에 대한 단방향 및 양방향 응력의 효과를 조사하기 위해, 타입 I 및 II 패턴을 가진 소자에서 측정된 V_BD를 요약하여 그림 7에서 비교했습니다. 웨이퍼 전반 60개 다이에서 얻은 소자의 V_BD 분포는 양방향 충전 응력을 경험한 소자가 더 낮은 전압에서 IMD 파괴를 보일 가능성이 높음을 나타냅니다. 이는 IMD 양단에서 극성 변화에 따른 비대칭 응력 수준으로 설명될 수 있습니다[16]. 또한 유전체 층 양단에 10V로 측정된 응력 유도 누설 전류(SILC)는 IMD 박막 내 트랩 상태 증가의 또 다른 지표입니다[17]. 공정 변동으로 인한 다이-투-다이 변동 효과를 추가로 최소화하기 위해, 각 쌍의 누설 전류 비율을 IMD 손상 추가 평가 지표로 사용했습니다. 그림 8은 동일한 다이 상의 두 패턴 유형 소자 간 누설 전류 비율에 본질적으로 상관관계가 없음을 보여줍니다. 즉, 금속 1과 비아 2 층 간 정렬 오차가 두 패턴 모두에 최소한의 영향을 미칩니다. 전류 비율 R = I_LR/I_LL로 정의되며, 이는 이러한 패턴에서 다이-투-다이 변동 노이즈를 제거하는 더 나은 지표입니다. 완전히 편향되지 않은 소자에서 주요 충전 응력은 오른쪽 또는 왼쪽에 발생하며 완전히 무작위여야 합니다. 여기서 일부 편향 효과가 전류 비율에서 발견되며, 그 분포 중앙값이 1이 아닙니다. 플라즈마 충전 효과로 인한 손상만 고려되도록 하기 위해, 그림 9에서 설명한 대로 R을 정규화된 전류 비율로 사용했습니다. 웨이퍼 중심 전반의 분포 플롯에서, 타입 I 패턴 소자의 R_N은 PID 레코더의 플라즈마 응력 레벨과 상당히 가깝게 따릅니다. 반면, 양방향 응력에 취약한 소자의 R_N은 기록된 PID 레벨로 완전히 설명될 수 없습니다. 이는 웨이퍼 전반의 추가 이온 충전 사건 결과로 패턴 II 소자에서 현저히 높은 R_N 수준이 발생하기 때문일 수 있습니다.

PID 전압 분포와 타입 I(b) 및 II(c) 테스트 패턴의 VBD 웨이퍼 맵 도식, 원으로 표시된 영역에서 후면 유전체 층의 플라즈마 유도 손상에 기인할 수 있는 지역적 플라즈마 충전 레벨의 지역적 효과 보여줌

a 패턴 I 및 b 패턴 II 샘플에 대한 PID 레벨과의 VBD 상관관계 [10,11,12]

웨이퍼 전반 60개 다이에서 얻은 VBD 누적 분포 비교 및 패턴 I의 더 높은 파괴 전압을 보이는 샘플 비율 대 패턴 II

패턴 I과 II의 좌우 측 누설 전류 비율, 이 샘플들에서 체계적인 정렬 오차 효과가 없음을 보여줌

a 웨이퍼 중심 전반의 패턴 I 및 II 샘플 정규화 전류 비율과 해당 PID 레벨 비교, b 왼쪽(I_LL) 및 오른쪽(I_LR) 누설 전류 정의

결론

첨단 FinFET Cu BEOL 플랫폼에서 새로 제안된 차동 테스트 패턴을 통해 IMD 박막 무결성에 대한 플라즈마 유도 충전 효과를 조사했습니다. 12인치 웨이퍼 전반의 플라즈마 충전 레벨과 직접적으로 상관관계가 있는 조기 파괴 및 SILC 증가 형태의 IMD 층 손상이 발견되었습니다.

데이터 및 재료 가용성

해당 없음.