네거티브 에지 트리거 플립플롭:기본 전자 지식

플립플롭 또는 래치 회로는 데이터를 다중 비트 숫자 형식으로 저장하는 레지스터 및 카운터를 설계하는 데 주로 도움이 됩니다. 그러나 레지스터 장치는 종종 서로 순차적으로 연결된 많은 플립플롭 회로를 필요로 합니다. 그런 다음 순차 회로는 효과적인 작동을 위해 트리거링 프로세스를 거쳐야 합니다.

플립플롭 회로

출처:Wikipedia

플립플롭을 트리거하려면 트리거 펄스 또는 클록 펄스를 사용하여 입력 신호를 변경해야 합니다. 차례로 플립플롭 출력도 변경됩니다.

하이 레벨, 로우 레벨 등과 같은 플립플롭을 트리거하는 몇 가지 방법이 있습니다. 네거티브 에지 트리거링에 대해 설명한 다음 다른 방법에 대해 설명합니다.

1. 가장자리 트리거 플립플롭

계속 진행하기 전에 몇 가지 중요한 용어를 살펴보겠습니다.

플립플롭: 구형파의 과도기 가장자리에서 멀티바이브레이터 회로를 활성화한 후 래치 회로 대신 플립플롭을 사용합니다.

시계 신호: 활성화 신호입니다.

에지 트리거 S-R 회로: S-R 플립플롭이라고 하는 것이 좋습니다.

에지 트리거 D 회로: 바람직하게는 D 플립 플롭.

D, J-K 및 S-R 입력은 집합적으로 동기식 입력입니다. 또한, 모두 포지티브 에지 트리거 및 네거티브 에지 트리거 플립플롭에 나타납니다. 동기화는 클럭 펄스의 트리거링 에지에서 데이터 입력을 플립플롭의 출력으로 전송할 수 있기 때문입니다.

동기화 입력 카운터

출처:Wikipedia

비동기 입력(클리어(CLR) 및 직접 설정(SET))은 클록 펄스 없이 플립플롭의 상태를 변경합니다.

포지티브 에지 트리거(상승 에지)

여기서 S-R, J-K 및 D 입력은 클록 입력에서 거품이 없음을 의미합니다.

지연 플립플롭

3개의 SR NAND 래치가 있으며 클록 펄스가 디지털 신호를 로우에서 하이로 변경하는 것을 마칠 때까지 출력을 유지합니다. 또한, 입력단은 2개의 래치를 포함하고 출력단은 1개의 래치를 갖는다. 또한 입력단에는 단일 NAND 래치에 연결된 데이터 입력이 있습니다.

가장자리 트리거 D 플립플롭

출처:Wikipedia

S-R 플립플롭

여기에서 클럭 펄스의 +ve 에지에서 입력에 대한 출력이 변경됩니다. 클럭 펄스에 후행 이점이 없으면 S 및 R 입력은 출력에 영향을 미치지 않습니다. 그러나 클록의 포지티브/리딩 에지에서 플립플롭 회로가 활성화되고 R 및 S 입력 변경을 따릅니다.

한 클록 주기의 변경 사항은 다음과 같습니다.

• 높은 S 및 낮은 R =리딩 에지/SET 플립플롭에서 높은 출력.
• 낮은 S 및 높은 R ​​=리딩 에지에서 낮은 출력/RESET 플립 플롭.
• 낮은 S 및 R =양의 클록 펄스에서 변화 없음
• 높은 S 및 R =허용되지 않는 상태입니다.

포지티브 트리거의 S-R 플립플롭 회로

J-K 플립플롭

에지 트리거 J-K 플립플롭은 S-R 플립플롭과 유사하게 작동합니다. 그러나 S 및 K 상태가 모두 높으면 출력 토글링이 있습니다. 생성은 클록 펄스의 선두 에지에서 반대 형태를 채택합니다.

네거티브 에지 트리거링(하강 에지)

네거티브 에지 트리거 회로

네거티브 에지 트리거 플립플롭 회로의 3개 입력은 클록 입력에 거품이 있음을 의미합니다.

에지 트리거 S-R 플립플롭

네거티브 에지 트리거 장치의 진리표 및 작동은 포지티브 트리거링과 유사합니다. 유일한 차이점은 네거티브 트리거링의 경우 트리거 펄스의 하강 에지가 후행 에지라는 것입니다.

출력을 방해하지 않고 HIGH 또는 LOW 클록 입력이 있는 경우 언제든지 S 및 R 입력을 변경할 수 있습니다. 규칙에 대한 예외는 시계의 트리거 전환 주위에 짧은 기간이 있는 경우입니다.

에지 트리거 S-R 회로

출처:Wikipedia

에지 트리거 J-K 플립플롭

J-K 플립플롭은 S-R 플립플롭과 같은 방식으로 작동합니다. 그러나 J-K 플립플롭 회로에는 잘못된 상태가 없습니다. 그런 다음 K 및 J 입력이 모두 하이 상태에 있을 때 출력이 반대 상태(토글링)로 전환됩니다.

에지 트리거 D(지연/데이터) 플립플롭

D 플립플롭은 작동이 간단하며 이는 음의 클록 펄스에 단일 입력만 추가하기 때문입니다. 단일 데이터 비트(예:0 또는 1)를 저장해야 할 때 권장되는 경우가 많습니다.

클럭 펄스를 인가한 후 HIGH D 입력이 있으면 플립플롭이 자동으로 SET을 설정한 다음 1을 저장합니다. 반대로 클럭 펄스를 인가한 후 LOW D 입력이 있으면 플립플롭 회로 RESET이 0을 유지합니다. 피>

에지 트리거 D 플립플롭 회로

출처:Wikipedia

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네거티브 에지 트리거링을 사용하는 이유는 무엇입니까?

네거티브 에지 트리거링은 작업만 방전하므로 더 많은 전력 절약에 기여하므로 바람직합니다. 반대로 포지티브 에지 트리거링은 커패시턴스만 충전합니다.

또한 네거티브 에지 트리거 플립플롭을 사용할 때 경쟁 조건으로 인해 발생하는 글리치를 피할 수 있습니다. 글리치 감소의 가장 일반적인 예는 FPGA(Field-Programmable Gate Array) 회로에서 플립플롭의 디지털 적용입니다. 시계 기간 동안 경주를 피하기 위해 마스터-슬레이브 플립플롭을 추가로 사용할 수 있습니다.

3. 클록 펄스 전환의 원리

클럭 펄스 에지는 항상 0에서 1로 이동한 다음 신호가 있을 때 1에서 0으로 이동합니다. 따라서 한 번의 호출로 두 번의 전환이 발생합니다.

0에서 1로의 이동은 양의 전환이고, 1에서 0은 음의 변화를 나타냅니다. 낮은 성장률에서 높은 성장률을 갖는 포지티브 로직 연산은 클록 신호의 리딩 에지입니다. 반면에 고성장에서 저성장은 시계 후행 에지입니다.

클럭 펄스 전환 유형

때로는 디지털 회로를 불안정하게 만드는 플립플롭에서 다중 전환 문제를 경험할 수 있습니다. 문제를 해결하려면 플립플롭이 전체 펄스 지속 시간이 아니라 음수 및 양수 에지 전환에만 응답하도록 하는 것이 포함됩니다.

4. 플립플롭 – 기타 트리거 방법

고수준 트리거링

일반적으로 플립플롭이 높은 상태에서 응답해야 할 때 높은 수준의 트리거링 방법을 적용합니다. 시계 입력에서 직선 리드로 상태를 식별할 수 있습니다.

높은 수준의 트리거링

네거티브 에지 트리거됨: 낮은 수준의 트리거링

반대로 저수준 트리거링은 저상태 플립플롭에 적용할 수 있습니다. 또한 클럭 입력 리드를 확인하는 것 외에도 낮은 상태 표시기 거품을 검사할 수 있습니다.

저수준 트리거

네거티브 에지 트리거:포지티브 에지 트리거

포지티브 에지 트리거는 플립 흐름이 낮음에서 높은 전환 상태에 응답하도록 합니다. 클럭 입력 옆에 삼각형을 사용하여 긍정적인 트리거링을 식별할 수 있습니다.

포지티브 에지 트리거

요약

요약하자면, 에지 트리거링은 입력을 트리거하는 동안 전자 회로의 과도 및 노이즈 효과를 최소화합니다. 또한 트리거링을 통해 장치는 외부 피드백 루프보다 훨씬 빠른 부드러운 트리거를 생성할 수 있습니다. 따라서 장치는 입력을 신속하게 수락한 다음 출력 및 입력 값을 변경하기 전에 입구를 정확하게 닫습니다.

위의 텍스트는 접할 수 있는 클럭 플립플롭의 유형에 대한 세부 정보를 제공합니다. 모두 다르게 작동하여 입력을 통해 출력을 변경합니다. 그래서 우리에게 연락하십시오. We'We've는 여전히 edge-triggering에 대한 문의를 열려 있습니다.