음의 에지 트리거 플립플롭 이해: 핵심 전자공학 통찰

플립플롭이나 래치 회로는 멀티비트 숫자 형태로 데이터를 저장하는 레지스터와 카운터 설계에 주로 도움을 줍니다. 하지만 레지스터 장치는 종종 여러 플립플롭 회로가 순차적으로 연결되어야 합니다. 순차 회로는 효과적인 동작을 위해 트리거링 과정을 거쳐야 합니다.

플립플롭 회로

출처: 위키피디아

플립플롭 트리거링은 트리거 펄스나 클럭 펄스를 사용해 입력 신호를 변경하는 것입니다. 그러면 플립플롭 출력도 변합니다.

플립플롭을 트리거하는 방법에는 하이 레벨, 로우 레벨 등 여러 가지가 있습니다. 여기서는 음의 에지 트리거링을 중점적으로 다루고 다른 방법들도 간략히 다루겠습니다.

1. 에지 트리거 플립플롭

진행하기 전에 중요한 용어들을 짚고 넘어가겠습니다.

• 플립플롭: 멀티바이브레이터 회로를 사각파의 전이 에지에서 활성화한 후 래치 회로 대신 사용합니다.
• 클럭 신호: 인에이블링 신호입니다.
• 에지 트리거 S-R 회로: S-R 플립플롭이라 부르는 것이 바람직합니다.
• 에지 트리거 D 회로: D 플립플롭이라 부르는 것이 바람직합니다.

D, J-K, S-R 입력은 모두 동기 입력(synchronous inputs)입니다. 또한 양의 에지 트리거와 음의 에지 트리거 플립플롭 모두에 나타납니다. 클럭 펄스의 트리거링 에지에서 데이터 입력을 플립플롭 출력으로 전송할 수 있기 때문에 동기식입니다.

동기화 입력 카운터

출처: 위키피디아

비동기 입력(클리어(CLR) 및 다이렉트 세트(SET))은 클럭 펄스 없이 플립플롭 상태를 변경합니다.

양의 에지 트리거(상승 에지)

S-R, J-K, D 입력에서 클럭 입력에 버블(bubble)이 없습니다.

지연 플립플롭 (Delay Flip-flop)

세 개의 SR NAND 래치를 가지며, 클럭 펄스가 디지털 신호를 로우에서 하이로 변경하는 것을 마칠 때까지 출력을 유지합니다. 입력단은 두 래치, 출력단은 한 래치로 구성됩니다. 입력단에 데이터 입력이 단일 NAND 래치에 연결됩니다.

에지 트리거 D 플립플롭

출처: 위키피디아

S-R 플립플롭

출력이 클럭 펄스의 +에지(양의 에지)에서 입력에 따라 변경됩니다. 클럭 펄스의 후행 에지가 없으면 S와 R 입력이 출력에 영향을 주지 않습니다. 하지만 클럭의 양의/선행 에지에서는 플립플롭 회로가 활성화되어 R과 S 입력 변화를 따릅니다.

한 클럭 주기 내 변화:

• S 하이, R 로우 = 선행 에지에서 하이 출력 / SET 플립플롭
• S 로우, R 하이 = 선행 에지에서 로우 출력 / RESET 플립플롭
• S 로우, R 로우 = 양의 클럭 펄스에서 변화 없음
• S 하이, R 하이 = 허용되지 않는 상태

양의 트리거링에서 S-R 플립플롭 회로

J-K 플립플롭

에지 트리거 J-K 플립플롭은 S-R 플립플롭과 유사하게 작동합니다. 하지만 S와 K 상태가 모두 하이면 출력이 토글됩니다. 생성이 클럭 펄스의 선행 에지에서 반대 형태로 일어납니다.

음의 에지 트리거링(하강 에지)

음의 에지 트리거링 회로

음의 에지 트리거 플립플롭 회로에서 세 입력은 클럭 입력에 버블이 있음을 의미합니다.

에지 트리거 S-R 플립플롭

음의 에지 트리거 장치의 진리표와 동작은 양의 트리거링과 유사합니다. 유일한 차이는 음의 트리거링에서 트리거 펄스의 하강 에지가 후행 에지라는 점입니다.

클럭 입력이 HIGH 또는 LOW일 때 S와 R 입력을 언제든 변경해도 출력을 방해하지 않습니다. 예외는 클럭의 트리거링 전이 주변 짧은 기간입니다.

에지 트리거 S-R 회로

출처: 위키피디아

에지 트리거 J-K 플립플롭

J-K 플립플롭은 S-R 플립플롭과 같은 방식으로 작동합니다. 하지만 J-K 플립플롭 회로에는 무효 상태가 없습니다. K와 J 입력이 모두 하이 상태이면 출력이 반대 상태(토글)로 바뀝니다.

에지 트리거 D(지연/데이터) 플립플롭

D 플립플롭은 단순하게 동작합니다. 음의 클럭 펄스 외에 단일 입력만 있기 때문입니다. 단일 데이터 비트(0 또는 1)를 저장해야 할 때 주로 권장됩니다.

클럭 펄스 인가 후 D 입력이 HIGH이면 플립플롭이 자동으로 SET되어 1을 저장합니다. 반대로 클럭 펄스 인가 후 D 입력이 LOW이면 플립플롭 회로가 RESET되어 0을 유지합니다.

에지 트리거 D 플립플롭 회로

출처: 위키피디아

2. 왜 음의 에지 트리거링을 사용하는가?

음의 에지 트리거링은 방전 동작만 수행해 전력 절약에 기여하므로 선호됩니다. 반면 양의 에지 트리거링은 커패시턴스만 충전합니다.

또한 음의 에지 트리거 플립플롭을 사용하면 경합 조건(race conditions)으로 인한 글리치 발생을 피할 수 있습니다. 글리치 감소의 가장 흔한 예는 FPGA(Field-Programmable Gate Array) 회로에서 플립플롭의 디지털 응용입니다. 마스터-슬레이브 플립플롭을 추가로 사용해 클럭 기간 중 경합을 방지할 수도 있습니다.

3. 클럭 펄스 전이 원리

클럭 펄스 에지는 신호가 있을 때 항상 0→1, 1→0으로 이동합니다. 따라서 단일 콜이 두 번의 전이를 만듭니다.

0→1 이동은 양의 전이, 1→0은 음의 변화를 나타냅니다. 로우에서 하이 성장의 양의 논리 연산은 클럭 신호의 선행 에지입니다. 반면 하이에서 로우 성장은 클럭 후행 에지입니다.

클럭 펄스 전이 유형

플립플롭에서 멀티 전이 문제가 발생해 디지털 회로가 불안정해질 수 있습니다. 이 문제 해결은 플립플롭이 전체 펄스 지속 시간이 아닌 음의 및 양의 에지 전이에만 반응하게 만드는 것입니다.

4. 플립플롭 – 기타 트리거링 방법

하이 레벨 트리거링

일반적으로 플립플롭이 하이 상태에서 반응해야 할 때 하이 레벨 트리거링을 적용합니다. 클럭 입력의 직선 리드에서 상태를 식별할 수 있습니다.

하이 레벨 트리거링

음의 에지 트리거: 로우 레벨 트리거링

반대로 로우 레벨 트리거링은 로우 상태 플립플롭에 적용됩니다. 클럭 입력 리드 확인 외에 로우 상태 표시 버블로도 확인 가능합니다.

로우 레벨 트리거링

음의 에지 트리거: 양의 에지 트리거링

양의 에지 트리거는 플립플롭이 로우에서 하이 전이 상태에 반응하도록 합니다. 클럭 입력과 함께 삼각형을 사용해 양의 트리거링을 식별합니다.

양의 에지 트리거링

요약

요약하자면, 에지 트리거링은 입력을 트리거하면서 전자 회로의 과도 현상과 노이즈 효과를 최소화합니다. 또한 외부 피드백 루프보다 훨씬 빠르고 매끄러운 트리거를 생성할 수 있게 합니다. 장치는 입력을 신속히 받아들이고, 출력과 입력 값이 변경되기 전에 입구를 정확히 차단합니다.

위 글에서는 만나게 될 클럭 방식 플립플롭 유형들에 대한 세부 사항을 다룹니다. 모두 입력을 통해 출력을 변경하는 방식으로 다르게 작동합니다. 문의사항이 있으시면 연락 주세요. 여전히 에지 트리거링 관련 문의를 환영합니다.