임베디드 애플리케이션 시스템의 고속 PCB 설계에 관한 연구

현대의 전자 시스템은 SLSI(Super-large-scale integration)에서 칩의 밀도가 증가함에 따라 소형, 대형, 고속화 추세로 발전하고 있으며, 이는 분석 및 처리 방법과 같은 몇 가지 불가피한 문제를 야기합니다. 고속 회로 설계의 상호 연결 및 적층 문제. 현재 전자 제품의 무선 주파수는 수백 또는 수천 MHz에 이르고 상승 에지와 하강 에지가 너무 가파르게 되어 PCB 레이아웃 규칙과 기판 재료의 유전 상수가 공정 설계에서 시스템의 전기적 성능에 매우 중요합니다. 이러한 제품.

현재 대부분의 전자 제품 연구에서 중요한 프로세스이자 단계로서 고속 PCB 설계는 타이밍 문제, 노이즈 간섭 및 EMI(전자기 간섭)를 포함한 주요 문제를 보고 있으며 솔루션은 시스템 설계의 정상적인 작동과 관련이 있습니다.

이제 전통적인 설계 방식은 제품의 낮은 신뢰성과 성공률로 이어지며 임베디드 애플리케이션 시스템에서 고속 PCB 설계에 대한 연구에 높은 실용적인 가치와 광범위한 시장 기대를 제공합니다.

시스템 체계 설계

그림 1은 임베디드 RTU(Remote Terminal Unit)의 기능 프레임을 나타낸 것이다.

그림 1에서 볼 수 있듯이 이 시스템은 전력 에너지 유닛, 센서 유닛 및 아날로그량 측정 유닛을 포함하는 데이터 축적 계층, 데이터 축적 계층을 통해 데이터를 조정하는 게이트웨이를 포함하는 데이터 전송 계층으로 구성된 수직적 통신 구조임을 알 수 있다. APP 모니터링 소프트웨어에 의해 구현되는 인터넷 수신 엔지니어 센터 및 데이터 처리 계층의 명령은 실시간으로 데이터를 저장 및 분석하고 사용자 인터페이스에 직면하는 데이터 곡선을 만들어 데이터 축적의 유연성과 관리 효율성을 높입니다.

RTU 시스템 하드웨어 프레임

이 임베디드 IoT RTU 시스템 하드웨어는 주로 USB2.0, AT91SAM9263 프로세서, CAN, SDRAM, 낸드 플래시, 데이터 플래시, 이더넷 컨트롤러, 클록 칩, RS232/485 인터페이스, 전원 관리 및 데이터 축적 부품으로 구성됩니다.

Linux 운영 체제로 운영되는 이 설계는 네트워크 연결, 데이터 통신 및 구성 축적을 담당하는 복잡한 알고리즘 및 통신 프로토콜을 포함하는 다중 임무 실시간 스케줄링이 구현되도록 메모리 및 장치 관리의 더 높은 기능을 제공합니다. 그림 2는 이 기사에서 설계된 RTU 회로 기판입니다.

IPv6과 IPv4의 이중 스택을 지원하여 신속성과 실시간 기능을 구현할 수 있는 시스템입니다. 데이터 저장 측면에서 로컬 저장의 요구 사항은 통신 블록 조건에서 충족될 수 있습니다. 통신 인터페이스 측면에서 RS485, RS232 및 CAN을 포함한 다양한 필드 데이터 통신 인터페이스가 특징이며 Modbus RTU 통신 프로토콜을 지원하고 다양한 인터페이스 및 다양한 통신 속도의 요구 사항을 충족합니다.

RTU 시스템의 PCB 설계

• 시스템의 PCB 적층 설계

PCB의 레이어 수는 일반적으로 설계의 어려움에 따라 2에서 32 사이입니다. 이 설계의 6층 PCB는 구성 요소 패키지 밀도, 작은 레이아웃 라우팅 공간 및 높은 신호 주파수에 따라 결정됩니다. 이 PCB 레이어 분포는 아래 그림 3에 나와 있습니다.

스트립 라인 구성은 이 시스템에서 FLASH 및 SDRAM에 대해 선택되고 라우팅은 Inner Signal 1 및 Inner Signal 2에서 구현됩니다.

• 이 시스템의 PCB 제약 규칙

고속 PCB 설계 시 임피던스 연속성 및 EMI는 와이어의 간격, 길이 및 너비 및 루프의 인접 처리에 의해 크게 영향을 받습니다. 부품 레이아웃 및 라우팅의 품질은 최종 설계의 성공과 관련이 있으므로 PCB 제약 규칙이 합리적으로 제정되어야 합니다.

Hyper Lynx는 차트 분석을 간섭하는 기능이 있으며 IBIS 모델을 적용하여 주파수에 따라 변화하는 손실 전송, 차동 신호 및 쓰루홀 모델을 정확하게 시뮬레이션할 수 있습니다. 메인 네트워크는 Line에 의해 라우팅되기 전에 시뮬레이션되어 PCB 적층 구조를 개선하고 라우팅 임피던스와 고속 PCB 네트워크 라우팅 제약 규칙은 시뮬레이션 결과보다 먼저 설계되어 설계 효율성을 높입니다.

• 이 시스템의 PCB 시뮬레이션

고속 PCB 설계 과정에서 1회 시뮬레이션된 제한된 신호 라인으로 전면 터미널 시뮬레이션에 이상적인 전송 라인 모델이 적용됩니다. 그러나 PCB 후면 단자의 전송 라인은 실제로는 관통 홀 및 평면 이동의 영향으로 PCB의 라우팅 라인입니다. 이러한 상황에서 얻은 시뮬레이션 결과는 매우 신뢰할 수 있습니다.

시스템의 핵심 회로 설계 과정에서 단일 단자 신호의 단자 정합 저항은 40~60Ω의 범위에 있어야 하며 신호 라인 간의 누화 임계값은 165mV여야 합니다. 또한 DM9000, DM9161의 네트워크 컨트롤러가 100Mbps의 통신 속도와 차동 임피던스에 자체 적응할 수 있도록 하기 위해서는 차동 임피던스가 100±5Ω의 범주 내에 있어야 한다. PCB 시뮬레이션은 Mentor Graphic에서 SDRAM, 이더넷 차동 라인, 전력 무결성 및 EMC에서 개발한 Hyper Lynx 시뮬레이션 소프트웨어로 구현됩니다.

ㅏ. SDRAM 설계

스트립 라인 설계 과정에서 누화와 관통 구멍은 시간 지연을 유발하는 주요 원인입니다. Line 시뮬레이션 도구에서 결정한 라우팅 규칙에 따라 PCB가 완성되더라도 부품 핀이 너무 많고 PCB 치수가 제한되는 등 몇 가지 문제가 발생할 수 있습니다. 따라서 보드 시뮬레이션 도구를 통해 여러 네트워크를 적절히 시뮬레이션할 필요가 있습니다.

시뮬레이션 결과에 따르면 아날로그 네트워크 EBI_D0 및 EBI_D2의 누화 강도는 165mV 이상입니다. 두 네트워크는 EBI_D1에 공격을 가하고 노란색 마킹 영역의 뱀 모양의 선 사이의 간격이 맞지 않아 결합 위치를 찾습니다. 라우팅 간격을 늘리면 이러한 문제를 해결하는 데 도움이 될 수 있음을 알 수 있습니다. 그러나 우리가 정말로 관심을 갖는 것은 해킹 네트워크가 왜 그렇게 강한 간섭을 받는가 하는 것입니다. 그 이유는 일치하지 않는 임피던스로 이어지는 부적절한 저항 선택에 있습니다. 지금까지 결정된 종단 저항의 저항은 43.1Ω입니다. 220MHz 여자 조건에서 네트워크 EBI_D1의 해석 시뮬레이션 파형은 아래 그림 4와 같다.

그림 4에 따르면 EMI_D1 전송 라인에서 임피던스 불연속성이 발생하고 신호파에 변형이 발생합니다. 시스템의 시동불량은 발생하지 않으나 제품의 동작 안정성은 거의 보장할 수 없습니다. 보드 시뮬레이션으로 돌아가서 쓰루홀과 손상된 시뮬레이션을 적용하여 EBI_D0 및 EBI_D1의 종단 저항을 46.9Ω으로 변경합니다. 따라서 저항 변화 후 누화의 시뮬레이션 다이어그램은 아래 그림 5와 같습니다.

이 그림을 기반으로 네트워크 신호가 향상되고 EBI_D1에서 발생하는 간섭 강도가 분명히 감소했음을 알 수 있습니다.

비. 인터넷 차동 버스 설계

Hyper Lynx에서 개발한 보드 시뮬레이션 모듈은 고속 및 3GIO 상호 연결의 속성으로 차동 신호 버스를 기반으로 하는 초고속 직렬 데이터 경로 및 소스 동기화 기술을 적용하여 고속 PCB 설계를 위한 편리하고 효과적인 해결 방식을 제공합니다. 이 시스템의 DM9000과 DM9161에는 두 쌍의 고속 신호 차동 버스가 있습니다. 차동 임피던스가 100Ω인 TX+, TX- 및 RX+, RX-입니다. 전송 이론으로 인해 차동 임피던스는 다음 공식에 따라 계산할 수 있습니다. .

이 공식에서 Z는 각 신호 라인의 전송 임피던스를 나타내며 통신 거리와 노이즈 저항 능력에 결정적인 영향을 미칩니다. 여기서 DM9000은 네트워크 TP_E_TX+ 및 TP_E_TX-에 차동을 전송하기 위해 선택됩니다. 반사 효과를 줄이기 위해 100Ω의 저항을 쓰루홀이 적용된 신호 라인에 병렬로 배치합니다.

씨. 이 시스템의 전원 무결성 설계

그림 6은 전류가 전력 레이어를 통해 각 캐리어에 전달된 다음 접지 레이어로 전달되는 기본 전력 분배 모델입니다.

고속 PCB 설계 과정에서 각 장치의 에너지 소비는 전력 네트워크의 너비가 올바르게 분포되고 적절하게 증폭된 회로 시스템에서 계산되어야 합니다.

6개 레이어의 전력 무결성은 다음과 같이 요약할 수 있습니다. 최대 압력 강하는 2.1mV로 0.06%에 가깝습니다. 전류의 최대 밀도는 16.3mA/m²입니다. 적절한 범주 내에서 전류 밀도가 50mA/m²를 초과하면 PCB의 온도가 상승하여 작동 과정에서 메인 칩과 신호 라인에 영향을 미칩니다. 구리 폭의 증가는 전류 밀도를 감소시킬 수 있고 신호 리드의 두께를 증가시키는 것은 PCB의 온도 감소에 도움이 됩니다.

디. 시스템 전자파 적합성 분석

전자기 간섭은 일반적으로 결합 방식으로 유용한 신호와 함께 캐리어로 전송됩니다. 이 설계에서는 예비 설계 후 PCB의 방사 강도를 분석하기 위해 Hyper Lynx 시뮬레이션 소프트웨어가 적용되었습니다. 중요한 신호 라인인 D4는 프로브 위치가 각각 3m 및 10m인 ARM9와 SDRAM 사이에서 선택됩니다. 여기 소스가 220MHz인 상황에서 FCC 및 CISPR 국제 표준 시뮬레이션 데이터를 모두 얻을 수 있으며 아래 그림 7과 같습니다.

시뮬레이션 결과에 따르면 PCB와의 거리가 짧을수록 회로 기판에서 높은 방사가 발생하고 신호 주파수의 변화에 ​​따라 방사가 변경됩니다. 고속 회로 설계 과정에서 PCB 간섭 방지를 최적화할 수 있으며 노이즈 방사를 줄여야 합니다.

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