RTOS Revealed 시리즈 보기 이 기사는 세마포어에 대한 탐구를 이어갑니다. 세마포어 유틸리티 서비스 Nucleus RTOS는 세마포어 관리를 위한 필수 유틸리티를 제공하는 4가지 API 콜을 제공합니다: 세마포어 리셋, 상세 세마포어 정보 조회, 애플리케이션 내 총 세마포어 수 세기, 모든 세마포어 객체 포인터 획득. 처음 세 함수는 Nucleus SE에서 완전히 구현됩니다. 세마포어 리셋 대부분의 커널 객체와 달리, 세마포어 리셋은 단순히 컴파일 타임 값으로 재초기화하는 것이 아니라 지정된 초기 카운트로 복원합니다.

RTOS Revealed 시리즈 보기 메일박스는 이전 기사에서 Nucleus SE에서 시그널 다음으로 가장 직관적인 태스크 간 통신 메커니즘으로 소개되었습니다. 태스크 간 단순 데이터 전송을 위한 저비용, 고유연성 방법을 제공합니다. 메일박스 사용하기 Nucleus SE에서 메일박스는 빌드 타임에 정의됩니다. 애플리케이션당 최대 16개 메일박스를 구성할 수 있습니다. 0개로 구성하면 컴파일러가 관련 데이터 구조와 API 코드를 모두 생략해 바이너리를 가볍게 유지합니다. 메일박스는 본질적으로 ADDR 타입의 단일 변수를 담을 수 있

2011년 데뷔 이후 ARMv8 아키텍처는 모바일 기기에서 보편화되었습니다. ARM 리미티드 CEO의 전망에 따르면 ARMv8 프로세서는 2020년까지 글로벌 시장의 최대 25%를 차지할 것으로 예상됩니다. 자연스럽게 소프트웨어 지원도 오랫동안 확립된 ARM 생태계의 기능과 원칙을 계승하며 진화해 왔습니다. 그러나 서버 분야에서는 상황이 다릅니다. x86 기반 서버가 수십 년간 지배해 온 반면, ARMv8은 최근에야 일부 엔터프라이즈 부문에서 틈새를 개척하기 시작했습니다. 이 분야에서 ARM의 신선함과 ACPI, UEFI 같은 핵심

편집자 주: 맥스는 EEWeb의 툴킷을 강화할 전자 계산기와 솔버 제안을 적극적으로 찾고 있습니다. 우리 큐레이션 목록에 올라야 할 도구가 무엇인지 알려주세요. 때때로 영감의 불꽃이 하루를 밝힙니다. 오늘의 깨달음도 예외가 아닙니다. 고위 경영진으로부터 EEWeb의 성장하는 리소스 라이브러리에 새로운 전자 계산기를 추가할 것이라는 소식을 들었습니다. (출처: pixabay.com) 리더십 팀은 지연 사유가 아닌 구체적인 결과를 원합니다. 왜 확장이 더 일찍 시작되지 않았는지 알고 싶어 합니다. 초점은 전자 시스템 설계자를 돕는 시

다양한 크라우드펀딩 프로젝트를 런칭하고 지원해 온 사람으로서, 프로토타입을 간소화하려는 크리에이터들의 문의를 자주 받습니다. 그중 포레스트 바오(Forrest Bao)라는 분이 아두이노와 브레드보드 사이의 점퍼 와이어 필요성을 없애주는 오픈소스 프로젝트를 알렸습니다. 안녕하세요, 아두이노 프로토타이핑을 크게 가속화할 수 있는 오픈소스 프로젝트를 보고하고 싶습니다. 아두이노와 브레드보드 사이의 점퍼 와이어 사용의 고통을 없앨 수 있습니다. 현재 크라우드펀딩 캠페인 중입니다. 링크: www.crowdsupply.com/loser/bre

고속 아날로그-디지털 컨버터(ADC)의 샘플링 레이트가 증가함에 따라 ADC 출력 데이터의 코드 에러(스파클 코드라고도 함) 문제도 커지고 있습니다. 코드 에러는 ADC의 출력 코드에서 정의된 임계값을 초과하는 에러로 정의됩니다. 임계값은 흔히 에러가 ADC 노이즈의 예상 진폭을 넘어 노이즈 속에서 쉽게 식별될 수 있는 수준으로 정의됩니다. 이 에러 임계값 정의를 다른 방식으로 설명하면, 에러 진폭이 ADC의 가우시안 분포 노이즈를 가정했을 때 해당 진폭의 예상 확률을 초과하는 확률로 발생한다는 것입니다. Fig. 1은 ADC 출력

이전 글 Arm Cortex-M 저전력 모드 기초에서 모든 Cortex-M 프로세서에 있는 기본 저전력 상태와 WFI, WFE 명령어로 슬립에 진입하는 방법을 다뤘습니다. 다음 논리적 질문은: 실제 마이크로컨트롤러에서 이 모드들이 어떻게 구현되며, 임베디드 시스템의 전체 전력 예산에 어떤 영향을 미치는가입니다. 이 포스트에서는 NXP 키네티스-L 프리덤 보드로 실습 실험을 통해 이득과 트레이드오프를 정량화합니다. 저전력 모드 실험 저전력 동작을 평가하는 가장 신뢰할 수 있는 방법은 디바이스를 다양한 전력 상태에서 실행하고 결과 전류

전력은 반도체 설계에서 단일 최대 비용 동인입니다. 더 많은 에너지를 소비하는 칩은 휴대용 기기에 더 크고 비싼 배터리, 더 높은 등급의 냉각 솔루션, 더 견고한 전력 분배 시스템을 필요로 합니다. 이러한 추가 부품은 제조 비용을 높이고 이익 마진을 줄이며 시장 성공을 저해할 수 있습니다. 벽면 전원을 쓰는 시스템(서버, 스토리지 어레이, 네트워킹 장비)도 막대한 운영 비용을 치릅니다. 일부 데이터센터에서는 장비 수명 동안 전력 비용이 하드웨어 가치를 초과합니다. 극단적인 전력 수준에서는 액체 냉각 등 정교한 인프라가 필수되어 자본

오늘날 전자제품은 신호 처리, 센서, 이미징, 전력 관리를 통합한 소형 저전력 패키지를 요구합니다. 이 모든 것이 점점 더 좁은 치수 내에서, 때로는 플렉시블 기판 위에서 구현되어야 합니다. 이러한 요구사항은 기존 경질 PCB에 도전장을 내밀며, 스마트워치, IoT 기기, 웨어러블 기술 같은 축소되는 폼팩터에 부합하는 새로운 소형화 포맷으로 설계자를 이끕니다. 이제 설계자는 더 얇은 트레이스, 고속 신호 경로, 엄격한 임피던스 제어, 밀집된 비아 배치를 탐색해야 합니다. 이 모든 것을 수정된 기판과 임베디드 컴포넌트에 대한 의존도

전자 설계의 여명기부터 버그는 필연적이었고, 디버깅은 어떤 결함이 승리할지, 그리고 얼마나 철저히 해결할지 결정하는 필수 분야였습니다. 디버깅 기술은 이를 지원하는 설계만큼이나 매혹적으로 진화했습니다. 단순한 자극-응답-관찰 접근에서 오늘날의 정교한 도구, 장비, 방법론에 이르기까지, 이 분야는 점점 더 복잡해지는 시스템과 함께 성장했습니다. 2017년에는 기능 I/O를 통한 디버깅이 도입되어 더 큰 효율성과 역량을 약속하는 새로운 시대가 열렸습니다. 수십 년간 글로벌 혁신 끝에 저는 1984년부터 디버깅에 관여해 왔습니다. 현재

현대 VLSI 설계에서 신뢰할 수 있는 리셋 메커니즘은 알려진 시작 상태를 확립하는 데 필수적입니다. 이 글은 비동기 리셋과 동기 클럭 간의 조정 과제를 살펴보고, ASIC 및 FPGA 환경 모두에 적용 가능한 검증된 전략을 제시합니다. 비동기 리셋은 클럭 에지를 기다리지 않고 전원 투자 직후 동기 로직을 정의된 상태로 가져오는 데 널리 사용됩니다. 그러나 해제는 시스템 클럭과 신중하게 타이밍되어야 메타스태빌리티와 간헐적 장애를 피할 수 있습니다. 이 문제는 대형 멀티 클럭 도메인 설계에서 심각해집니다. 비동기 리셋의 핵심 요건을

소개 비동기 리셋은 VLSI 회로의 첫 번째 방어선으로, 전원 투자 후 모든 동기 로직이 알려진 상태에서 시작하도록 보장합니다. 리셋 신호 해제가 클럭 도메인과 신중하게 조정되지 않으면, 특히 리셋 신호가 수백만 플립플롭으로 라우팅되어야 하는 대형 멀티 클럭 도메인 ASIC이나 FPGA에서 간헐적이고 추적하기 어려운 장애가 발생할 수 있습니다. 비동기 리셋의 과제 동기화 문제 외에도 비동기 리셋 네트워크의 광범위성은 라우팅과 면적 측면에서 큰 과제입니다. 이 문제는 클럭 도메인 수와 필요한 팬아웃에 비례해 커지며, 클럭 트리 합성(

온라인에는 수많은 실시간 운영체제(RTOS)가 있습니다(큐레이팅된 목록 여기 참조). 안타깝게도 그중 다수는 이미 버려졌거나 더 이상 유지보수되지 않습니다. 활발히 유지되는 몇 안 되는 RTOS조차 단일 마이크로컨트롤러나 좁은 칩 패밀리를 타겟으로 하는 경우가 많습니다. 멀티플랫폼 RTOS조차 USB, 이더넷, Wi-Fi, 6LoWPAN, 그래픽 LCD, SD 카드, FAT 파일 시스템, CAN 버스, RS-485 같은 핵심 기능이 없는 경우가 많습니다. 반면 너트X(NuttX) RTOS는 이 모든 기능을 기본 탑재합니다. FAT

최근 브라이언 베일리가 주최한 원탁 회의가 CPU + FPGA 지원이라는 2부작 기사로 이어졌습니다. 전문가들은 FPGA와 CPU를 융합한 시스템의 진화하는 현실을 논의하며, 새로운 설계 흐름이 소프트웨어 개발자가 CPU-FPGA 플랫폼을 더 빠르게 시장에 내놓을 수 있게 하는 방법을 조명했습니다. 소개 인공지능의 급증, 커넥티드 디바이스의 폭발적 증가, 데이터센터 워크로드 가속화는 모두 하나의 공통 동인을 가리킵니다: 속도를 추구하는 소프트웨어 개발자. FPGA와 CPU 간의 저지연 링크와 최신 FPGA의 적절한 전력 엔벨로프는

10년 넘게 아크로닉스(Achronix)의 진화를 지켜봐 왔습니다. 비동기 FPGA 패브릭 개척에서 오늘날 2 GHz 동기식 디바이스에 필적하는 성능을 제공하면서 훨씬 더 넓은 애플리케이션 범위를 커버하는 첨단 임베디드 솔루션까지 발전했습니다. 2013년 아크로닉스는 특수 워크로드를 겨냥한 고성능·고밀도 독립형 FPGA인 스피드스터(Speedster) 제품군을 출시했습니다. 3년 뒤 스피드코어(Speedcore) 포트폴리오에 고성능 임베디드 FPGA(eFPGA)인 스피드코어가 추가되어 시스템온칩(SoC)에 직접 통합할 수 있게 되었

히어러블과 완전 무선 스테레오 이어버드가 빠르게 확산되고 있지만, 그 잠재력은 아직 크게 개발되지 않았습니다. 이 소형 기기는 주변과의 상호작용 방식을 재정의할 약속을 합니다. 청력 향상, 더 풍부한 즐거움, 일상생활의 안전성 증대를 제공합니다. 시장은 이미 선 없는 음악 경험을 받아들이고 있으며, 가전제품부터 액션 카메라까지 음성 활성화 통합이 가속화되고 음성 인터페이스 지능도 발전 중입니다. 빠진 퍼즐 조각은 이 모든 기술을 하나의 사용자 친화적 패키지로 표준화하고 매끄럽게 통합하는 것입니다. 히어러블이 보편화되고 있지만 잠재

편집자 주: 무선 PCB 설계에서 RF 피드라인이 올바르게 설계되지 않으면 최선의 계획도 어긋날 수 있습니다. 이 글은 EEWeb에서 발췌한 것으로, 아리라 디자인의 신호 무결성 그룹이 임피던스가 낮은 5 GHz 접지 코플라나 도파관(GCPW)을 해결하여 Wi‑Fi 성능 저하를 개선한 사례를 다룹니다. 최근 프로젝트에서 팀은 임피던스가 약 38 Ω로 목표 50 Ω보다 크게 낮은 기존 5 GHz GCPW를 재설계해달라는 요청을 받았습니다. 초기 측정 결과, 개발 후반까지 눈에 띄지 않기 쉬운 세 가지 설계 결함이 드러났습니다. 솔더

최근 자동 음성 인식(ASR) 기술의 획기적인 발전으로 음성이 수많은 기기의 주요 인터페이스로 자리 잡았습니다. IEEE Spectrum은 2017년을 음성 인식의 해로 지명했고, ZDNet은 CES에서 음성이 차세대 주요 컴퓨터 인터페이스라고 보도했습니다. 오늘날의 음성 생태계와 이를 구동하는 기술을 개괄합니다. 당신의 기기 중 몇 대가 당신과 대화하나요? 음성 활성화는 이제 보편화되었습니다. 아이폰 7, 갤럭시 S7 등 모든 플래그십 스마트폰에는 상시 켜진 음성 비서가 탑재되어 있으며, 스마트워치, 웨어러블, 히어러블(애플 에어

저는 다양한 애플리케이션을 위한 수많은 FPGA 솔루션을 설계해 왔습니다. 안타깝게도 궤도에서 벗어난 여러 프로젝트를 구출해야 했던 경험도 있습니다. 각 사례마다 애플리케이션과 팀은 달랐지만, 첫 HDL 코드가 작성되기 전부터 프로젝트를 실패로 이끄는 공통된 특성이 반복해서 나타났습니다. (출처: pixabay.com) 이러한 경험을 바탕으로 FPGA 프로젝트 구출 과정에서 관찰한 다섯 가지 빈번한 문제를 정리합니다. #1: 안정된 요구사항 기준선 확립 엔지니어들은 진척을 보여주기 위해 요구사항이 아직 확정되지 않은 상태에서 개발

5G(5세대 이동통신 네트워크)가 개념에서 현실로 빠르게 이동하고 있습니다. 초기 배포가 2020년에 시작되었지만 표준은 여전히 진화 중이며 많은 사양이 유동적입니다. 하지만 5G가 정확히 무엇을 약속하는 걸까요? NGMN Alliance는 모든 5G 표준이 충족해야 하는 몇 가지 핵심 성과 지표를 제시합니다: 수만 명의 사용자에게 초당 수십 메가비트 데이터 속도 대도시 지역에서 초당 100메가비트 데이터 속도 동일 사무실 층의 많은 작업자에게 동시에 초당 1Gbps 무선 센서를 위한 수십만 동시 연결 4G 대비 현저히 향상된 스