금속/강유전체/절연체/반도체(MFIS) 게이트 스택을 가진 HfO₂ 기반 강유전체 전계효과 트랜지스터(FeFET)는 고집적, 고속 비휘발성 메모리 후보로 부상하고 있다. 유지 특성은 산업 요구를 충족하지만, 메모리 윈도우(MW)와 내구성은 대규모 적용을 위한 엄격한 요건에 미치지 못한다. 본 연구에서는 결정질 ZrO₂ 시드 층이 Hf₀.₅Zr₀.₅O₂(HZO) FeFET의 MW, 유지, 내구성에 미치는 영향을 고속 전압 펄스 측정을 통해 조사했다. ZrO₂ 시드 층을 포함한 HZO FeFET는 초기 MW 1.4V, 10년 외삽 MW 0.9V, 10⁴ 스위칭 사이클을 초과하는 현저히 향상된 내구성을 보이며, 시드 층이 없는 소자보다 우수했다. 이 결과는 직접적인 결정질 고-k/Si 게이트 스택이 HfO₂ 기반 FeFET의 성능과 신뢰성을 더욱 향상시킬 수 있음을 확인한다.
HfO₂ 유도 강유전체 박막은 CMOS 공정 호환성과 우수한 확장성으로 FeFET 게이트 스택 소재로 주목받아왔다. 다양한 게이트 스택 구조 중 MFIS 구조는 현재 MOS 소자 설계와 부합하며 고-k 메탈 게이트(HKMG) 기술과 통합 가능해 특히 매력적이다. 이에 MFIS FeFET는 임베디드 비휘발성 메모리, 음용량 FET, 뉴로모픽 소자, 로직-인-메모리 회로 등으로 탐구되어왔다.
HKMG 공정으로 제작된 최첨단 MFIS FeFET는 고집적도와 빠른 쓰기 속도를 입증했다. 그러나 비휘발성 메모리 응용에는 큰 MW와 견고한 유지, 내구성이 필수적이다. HfO₂ 기반 FeFET는 일반적으로 신뢰할 수 있는 유지(10년 외삽)를 제공하지만, 내구성은 10⁴~10⁷ 스위칭 사이클 범위이다. 이론 연구는 고-k 절연체가 MFIS 스택의 전기장을 낮춰 밴드 밴딩을 완화하고 MW와 내구성을 개선할 수 있음을 시사했다. 실험적으로 초박막 절연체 층의 유전율을 높이는 것(SiO₂를 SiON으로 대체)이 내구성과 MW 향상에 기여함이 보고되었다. 또한 결정질 ZrO₂ 층 삽입이 HZO 박막의 결정성을 개선하고 해로운 단사상 위상을 억제해 DC 스위프 측정에서 2.8V MW를 얻었다는 선행 연구가 있다.
본 연구에서는 결정질 ZrO₂ 시드 층이 있는/없는 HZO FeFET의 MW, 유지, 내구성을 고속 양/음 전압 펄스로 체계적으로 연구하고, 시드 층이 강유전체 특성, 전기적 신뢰성, 전반적 소자 성능에 미치는 영향을 논의한다.
ZrO₂ 시드 층 유무에 따른 n채널 FeFET를 게이트-라스트 공정으로 제작했다(참조 [24] 상세). ZrO₂ 시드 층과 HZO 층은 300°C에서 원자층 증착(ALD)으로 증착했다. 소자 구조는 그림 1a에 나타나며 채널 폭 W=80µm, 길이 L=7µm이다. 또한 TaN/HZO/TaN 및 TaN/HZO/ZrO₂/TaN 커패시터를 제작해 HZO 박막의 강유전체 특성을 평가했다. 분극-전압(P-V) 히스테리시스 루프는 Radiant Technologies RT66A 강유전체 테스터로, FeFET 특성은 펄스 발생기(B1525A)를 장착한 Agilent B1500A 분석기로 측정했다.
두 가지 주요 테스트 시퀀스를 사용했다(그림 1b,c). MW 및 유지 연구를 위해 FeFET 게이트에 프로그램/삭제(P/E) 펄스를 먼저 인가한 후, 다양한 시간 간격으로 I_D-V_G 스위프(V_D=0.1V)를 사용해 읽기 동작을 수행했다. 문턱 전압 V_TH는 드레인 전류 10⁻⁷ A·W/L에서 추출했고, MW는 프로그램 상태와 삭제 상태의 V_TH 차이로 정의했다. 내구성은 지정된 횟수의 교번 P/E 펄스 후 MW를 측정해 평가했다.
그림 2a는 TaN/HZO/TaN 및 TaN/HZO/ZrO₂/TaN 커패시터의 P-V 히스테리시스 루프이다. 결정질 ZrO₂ 시드 층 포함 시 강유전체 응답이 현저히 개선되어 선행 연구와 일치하며, 시드 층이 HZO 박막 결정성을 높이고 단사상 위상을 억제함을 확인했다.
FeFET에서 반시계 방향 I_D-V_G 특성은 MW가 전하 트래핑이 아닌 강유전체 분극 스위칭에서 기인함을 보인다. ZrO₂ 시드 층이 있는 FeFET는 1.4V MW를 달성해 시드 층 없는 소자(0.8V) 대비 약 1.8배 크며, 지금까지 보고된 최고 값들과 대등하다.
유지 특성은 상온에서 프로그램/삭제 펄스 후 V_TH를 측정해 평가했다(그림 3). 두 소자 모두 V_TH가 log(시간)에 대해 대략 선형 경향을 보였다. 10년 외삽 시 시드 층 소자는 0.9V MW를 유지한 반면, 시드 층 없는 소자는 0.6V에 그쳤다. ZrO₂/SiO₂ 스택의 더 큰 등가 산화막 두께(CET, 1.5nm/2.6nm)는 탈분극 전계를 증가시키며, SiO₂ 층을 얇게 하면 추가 유지 향상이 가능할 것으로 보인다.
그림 4는 ±7V/100ns 교번 P/E 사이클 하에서 I_D-V_G 곡선 변화를 보여준다. 시드 층 없는 소자는 초기 사이클부터 현저한 이동과 기울기 저하가 나타났으며, 특히 삭제 상태에서 기울기 손실이 컸다. 반면 시드 층 소자는 웨이크업 효과에 기인한 삭제 상태의 미미한 양방향 이동만 보였고, 프로그램 상태는 1×10³ 사이클까지 거의 이동이 없었다. 두 상태 모두 기울기 저하가 적어 계면 트랩 생성이 억제됨을 나타낸다.
계면 트랩 밀도 변화(ΔN_it)는 서브스레숄드 스윙 변화로부터 ΔSS = (ΔN_it kT ln 10)/(C_FI φ_F) 공식으로 유도했다(그림 5). 시드 층 없는 소자는 초기 몇 사이클부터 ΔN_it가 급격히 상승하고 삭제 상태에서 특히 높았다. 반면 시드 층 소자는 1×10³ 사이클까지 ΔN_it 변화가 거의 없고 전체적으로 낮은 값을 유지했다. 고-k 시드 층으로 인한 게이트 스택 전기장 감소가 밴드 밴딩을 완화하고 계면 트랩 생성을 억제한 것으로 해석된다.
게이트 누설 전류(I_G-V_G)도 시드 층 영향을 반영한다(그림 6). 시드 층 없는 소자는 초기 사이클부터 누설 전류가 급증했으나, 시드 층 소자는 5×10² 사이클까지 변화가 미미하고 전반적으로 낮은 누설을 유지했다. 계면 트랩이 누설 전류를 증가시킬 수 있으므로, 시드 층 소자에서 트랩 생성 억제가 관찰된 안정성을 설명한다.
마지막으로 P/E 사이클에 따른 V_TH 변화(그림 7)에서 시드 층 소자는 일관되게 더 큰 MW를 유지했다. 시드 층 없는 소자는 MW가 급격히 저하된 반면, 시드 층 소자는 1×10³ 사이클까지 약간만 감소하고 1×10⁴ 사이클 후에도 0.9V 이상의 MW를 유지해 시드 층 없는 소자(0.4V) 대비 약 2.3배 우수했다. 포화 분극 상태 달성에 필요한 전기장 감소가 내구성 향상의 근본 원인으로 보인다.
TaN/HZO/SiO₂/Si 및 TaN/HZO/ZrO₂/SiO₂/Si MFIS 게이트 스택을 가진 HZO FeFET의 고속 펄스 측정 결과, 결정질 ZrO₂ 시드 층이 메모리 윈도우와 내구성을 크게 향상시킴을 확인했다. 시드 층 소자는 초기 MW 1.4V, 10년 외삽 MW 0.9V, 10⁴ P/E 사이클 후 0.9V 이상 MW 유지를 달성해 시드 층 없는 소자를 크게 앞질렀다. 개선 원인은 HZO 층 결정성 향상과 고-k 시드 층으로 인한 게이트 스택 전기장 감소에 따른 계면 트랩 생성 억제이다. 이 결과는 직접적인 결정질 고-k/Si 게이트 스택 통합이 HfO₂ 기반 FeFET의 MW와 신뢰성을 더욱 높여 차세대 메모리 및 로직-인-메모리 기술 도입을 앞당길 것임을 시사한다.
본 논문의 결론을 뒷받침하는 데이터 세트는 논문 내에 포함되어 있다.
나노물질
초록 다공성 실리콘(Si)은 낮은 열전도도를 가진 물질로 열전 소자에 높은 잠재력을 가지고 있습니다. 그러나 다공성 Si의 낮은 출력 성능은 낮은 전기 전도도로 인해 열전 성능 개발을 저해합니다. 다공성 Si와 금속 사이의 비선형 접촉에서 발생하는 큰 접촉 저항은 전기 전도도 감소의 한 원인입니다. 본 논문에서는 금속 보조 화학 식각(MACE)을 사용하여 p형 및 n형 다공성 Si를 Si 기판 위에 형성했습니다. 접촉 저항을 줄이기 위해 p형 및 n형 스핀 온 도펀트(SOD)를 사용하여 각각 p형 및 n형 다공성 Si 표면에 불순물
초록 ZrO₂ 게이트 유전체를 사용한 고이동도 Ge nMOSFET을 시연하고, 오존(O₃) 처리, O₃ 후처리, 무처리 등 다양한 계면 특성을 가진 트랜지스터와 비교했습니다. O₃ 처리 시 EOT 0.83 nm의 ZrO₂ 유전체를 가진 Ge nMOSFET이 중간 반전 전하 밀도(Q_inv)에서 Si 범용 이동도보다 높은 682 cm²/Vs의 피크 유효 전자 이동도(μ_eff)를 얻었습니다. 반면 Al₂O₃ 계면 층을 가진 O₃ 후처리는 극적으로 향상된 μ_eff를 제공하여, 중간 Q_inv(5 × 10¹² cm⁻²)에서 Si 범용
