ZrO₂ 게이트 유전체를 사용한 고이동도 게르마늄 nMOSFET

초록

ZrO₂ 게이트 유전체를 사용한 고이동도 Ge nMOSFET을 시연하고, 오존(O₃) 처리, O₃ 후처리, 무처리 등 다양한 계면 특성을 가진 트랜지스터와 비교했습니다. O₃ 처리 시 EOT 0.83 nm의 ZrO₂ 유전체를 가진 Ge nMOSFET이 중간 반전 전하 밀도(Q_inv)에서 Si 범용 이동도보다 높은 682 cm²/Vs의 피크 유효 전자 이동도(μ_eff)를 얻었습니다. 반면 Al₂O₃ 계면 층을 가진 O₃ 후처리는 극적으로 향상된 μ_eff를 제공하여, 중간 Q_inv(5 × 10¹² cm⁻²)에서 Si 범용 이동도 대비 약 50% μ_eff 개선을 달성했습니다. 이러한 결과는 고성능 Ge nMOSFET에서 ZrO₂ 유전체의 잠재적 활용 가능성을 시사합니다.

배경

게르마늄(Ge)은 Si 소자 대비 높은 캐리어 이동도와 낮은 공정 온도의 장점을 보여 차세대 초스케일 CMOS 로직 소자 및 3차원 집적 회로의 상부층 박막 트랜지스터(TFT) 대안으로 부상했습니다[1-3]. 최근 몇 년간 표면 패시베이션, 게이트 유전체, 채널 엔지니어링에 대한 큰 노력이 Ge p채널 MOSFET에 집중되어 p채널 소자의 전기적 성능을 크게 향상시켰습니다.

하지만 Ge n채널 MOSFET의 경우 게이트 스택의 열악한 계면 층으로 인한 낮은 유효 캐리어 이동도(μ_eff)가 소자 성능을 크게 제한합니다. Si 패시베이션[1], 플라즈마 후산화[4], InAlP 패시베이션[5] 등 다양한 표면 패시베이션 기술과 HfO₂, ZrO₂[6-8], Y₂O₃[9], La₂O₃[10] 등 여러 고유전체 유전체가 Ge nMOSFET에서 전자 μ_eff 향상을 위해 탐구되었습니다. ZrO₂ 유전체가 Ge 채널과 통합되면 GeO₂ 계면 층이 ZrO₂ 층과 반응 및 혼합되어 견고한 계면을 제공함이 입증되었습니다[7]. Ge p채널 트랜지스터에서 양호한 정공 μ_eff가 보고되었습니다[6-8], 반면 전자 μ_eff는 여전히 개선의 여지가 많습니다.

본 연구에서는 ZrO₂ 게이트 유전체를 가진 Ge nMOSFET을 제작하여 반전 전하 밀도(Q_inv) 전체 범위에서 Si 대비 향상된 μ_eff를 달성했습니다. Ge 트랜지스터는 중간 Q_inv(5.0 × 10¹² cm⁻²)에서 Si 범용 이동도 대비 전자 μ_eff 50% 개선을 얻었습니다.

실험

저항률 0.136~0.182 Ω·cm인 4인치 p-Ge(001) 웨이퍼 상에 Ge nMOSFET을 제작하는 핵심 공정 단계는 그림 1a에 나와 있습니다. 소스/드레인(S/D) 영역은 30 keV 에너지로 1 × 10¹⁵ cm⁻² 도즈의 인 이온 주입 후 600°C에서 도펀트 활성화 어닐링을 수행했습니다. 프리 게이트 세정 후 Ge 웨이퍼를 원자층 증착 챔버에 로드하여 게이트 유전체 층을 형성했습니다: 웨이퍼 A, B, C에 각각 Al₂O₃/O₃ 산화/ZrO₂, ZrO₂, O₃ 산화/ZrO₂. 웨이퍼 A의 경우 O₃ 산화 중 채널 표면 보호를 위해 0.9 nm Al₂O₃를 사용했습니다. O₃ 산화는 웨이퍼 A와 C 모두에서 300°C, 15분 동안 수행했습니다. 모든 웨이퍼에서 ZrO₂ 두께는 ~3.3 nm입니다. 이후 물리적 반응성 스퍼터링으로 TiN(100 nm) 게이트 금속을 증착하고, 리소그래피 패터닝과 반응성 이온 식각으로 게이트 전극을 형성했습니다. 이후 S/D 영역에 25 nm 두께의 Ni 층을 증착했습니다. 마지막으로 350°C, 30초 동안 후금속 어닐링(PMA)을 수행하여 Ni 저마나이드를 형성하고 계면 품질을 개선했습니다. 제작된 트랜지스터의 개략도와 현미경 이미지는 그림 1b, c에 각각 나와 있습니다.

그림 2a, b는 웨이퍼 A와 B의 게이트 스택 고해상도 투과 전자 현미경(HRTEM) 이미지입니다. 웨이퍼 A의 Al₂O₃/GeOₓ 계면 층(IL) 통합 두께는 ~1.2 nm로 0.2~0.3 nm GeOₓ를 나타냅니다. 웨이퍼 B 소자의 경우 초박막 GeOₓ IL이 실험적으로 입증되었습니다[7].

결과 및 고찰

웨이퍼 A, B, C 상의 Ge MOS 커패시터 측정된 커패시턴스(C)와 누설 전류(J) 특성을 그림 3a, b에 나타냈습니다. 웨이퍼 A, B, C 소자의 등가 산화막 두께(EOT)는 각각 1.79, 0.59, 0.83 nm로 추출되었습니다. 웨이퍼 B와 C 비교로 웨이퍼 A와 C의 GeOₓ IL이 ~0.25 nm 추가 EOT를 제공한다고 가정하면, 3.3 nm ZrO₂는 κ 값 ~21.8로 ~0.6 nm EOT를 기여하며, 이는 비정질 ZrO₂의 이전 보고 값과 일치합니다[11]. 이 유도 결과는 웨이퍼 B의 GeOₓ IL 두께가 무시할 만함도 확인합니다.

웨이퍼 A의 GeOₓ/Al₂O₃ IL과 웨이퍼 C의 GeOₓ IL은 각각 ~1.2 nm와 ~0.25 nm EOT를 생성합니다. 계면 층 두께 감소나 계면 품질 개선, 표면 패시베이션(예: NH₃/H₂ 플라즈마 처리[6])으로 ZrO₂의 투자율 향상을 통해 소자 EOT를 더 줄일 수 있습니다. 그림 3c는 본 연구 Ge nMOSFET의 J 대 EOT 특성을 다른 보고된 Ge 소자들[5, 12-17]과 비교합니다. 초박막 EOT를 가진 보고된 Ge MOS와 동일한 경향을 따라 결과가 일치함을 관찰할 수 있어, 그림 3b의 누설 전류 차이는 주로 EOT 차이에 기인함을 나타냅니다.

그림 4a는 웨이퍼 A, B, C의 Ge nMOSFET 측정된 드레인 전류(I_D)와 소스 전류(I_S) 대 게이트 전압(V_G) 곡선입니다. 모든 트랜지스터는 게이트 길이 L_G 4 μm, 게이트 폭 W 100 μm입니다. 그림 4a의 트랜지스터에 대한 포인트 서브스레숄드 스윙(SS), 즉 dV_G/d(log I_D)을 I_D 함수로 계산하여 그림 4b에 나타냈습니다. 웨이퍼 A 트랜지스터가 웨이퍼 B, C 소자 대비 저하된 I_D 누설 플로어와 SS를 보임이 명확해졌습니다. 웨이퍼 A 소자의 EOT 증가가 SS 증가를 가져오는 것 외에도, 이 현상은 Al₂O₃ 삽입 층을 가진 소자가 웨이퍼 B, C 대비 Ge 채널 밴드갭 내 더 높은 계면 트랩 밀도(D_it)를 가짐에 부분적으로 기인해야 합니다.

그림 4c는 다양한 게이트 오버드라이브 |V_G-V_TH| 값에 대한 측정된 출력 특성, 즉 I_D-V_D 곡선으로 웨이퍼 A Ge 트랜지스터가 웨이퍼 B, C 소자 대비 현저히 향상된 드라이브 전류를 달성함을 보여줍니다. 여기서 V_TH는 I_D 10⁻⁷ A/μm에 해당하는 V_GS로 정의됩니다. S/D 형성 조건이 동일하므로 웨이퍼 A 트랜지스터의 향상된 I_DS는 더 높은 μ_eff를 나타냅니다[18-21]. Al₂O₃ 층이 Ge 채널 전도대 근처 D_it 성능 저하를 초래하지 않았습니다.

그림 5a는 2~10 μm 범위 L_G를 가진 ZrO₂ 유전체 Ge nMOSFET의 총 저항 R_tot 대 L_G 곡선입니다. R_tot 값은 게이트 오버드라이브 0.6 V, V_D 0.05 V에서 추출했습니다. 트랜지스터의 S/D 저항 R_SD는 y축과 교차하는 피팅 라인을 이용해 ~13.5 kΩ·μm로 추출되었습니다. 유사한 R_SD는 동일한 PMA와 S/D 형성 공정과 일치합니다. 소자의 채널 저항 R_CH 값은 피팅 라인의 기울기, 즉 ΔR_tot/ΔL_G로 얻어지며, 이는 Ge nMOSFET의 μ_eff 특성 계산에 사용됩니다. 계면 품질 평가를 위해 Hill의 방법[17]에 따라 다음 식으로 계면 트랩 밀도(D_it)를 추출했습니다:

D_it = (2G_m,max/ω) / {qA[(G_m,max/ωC_ox) + (1 - C_m/C_ox)²]}

여기서 q는 전자 전하, A는 커패시터 면적, G_m,max는 측정된 최대 컨덕턴스(해당 커패시턴스 C_m), ω는 각주파수, C_ox는 게이트 산화막 커패시턴스입니다. D_it 값은 웨이퍼 A, B, C 소자에 대해 각각 3.7, 3.2, 2.3 × 10¹² eV⁻¹cm⁻²로 계산되었습니다.

계산된 값이 미드갭 D_it에 해당함은 알려져 있습니다. 웨이퍼 A의 Al₂O₃ IL 소자가 웨이퍼 B, C 소자 대비 더 높은 미드갭 D_it을 가집니다. 이는 그림 3a, 4a 결과와 일치하며, 더 높은 미드갭 D_it은 웨이퍼 A에서 더 큰 디플리션 커패시턴스 분산을 야기하여 다른 웨이퍼 대비 더 높은 I_DS 누설 전류를 유발합니다. 다만 웨이퍼 A는 더 높은 μ_eff로 인해 전도대 근처에서 더 낮은 D_it을 가져야 합니다.

μ_eff가 Ge nMOSFET의 높은 드라이브 전류와 트랜스컨덕턴스의 병목임은 잘 알려져 있습니다. 여기서 μ_eff는 μ_eff = 1/[WQ_inv(ΔR_tot/ΔL_G)]로 계산할 수 있으며, ΔR_tot/ΔL_G는 그림 5a의 R_tot 대 L_G 기울기입니다. Q_inv는 측정된 C_inv-V_G 곡선 적분으로 얻을 수 있습니다. 그림 5b에서 웨이퍼 A, B, C Ge nMOSFET의 μ_eff 대 Q_inv를 [18, 22-25]의 이전 보고 결과들과 비교했습니다. 웨이퍼 A, C 트랜지스터의 추출된 피크 μ_eff 값은 각각 795, 682 cm²/V·s, 웨이퍼 B Ge nMOSFET은 433 cm²/V·s입니다. Al₂O₃ IL을 가진 Ge nMOSFET이 웨이퍼 B, C 트랜지스터, [18, 22-25]의 소자들(고전계에서), Si 범용 이동도(Q_inv 전체 범위)와 비교하여 현저히 향상된 μ_eff를 달성했습니다. Q_inv 5 × 10¹² cm⁻²에서 웨이퍼 A 소자가 Si 범용 이동도 대비 50% μ_eff 향상을 달성했습니다. 이는 채널 표면을 보호하여 ZrO₂와 GeOₓ의 혼합을 방지하는 Al₂O₃ 삽입으로 게이트 절연체와 Ge 간 고품질 계면이 실현되어 이동도 특성이 향상됨을 입증하며, 초박막 EOT Ge MOSFET 선행 연구에서도 보고되었습니다[26]. 웨이퍼 C 트랜지스터의 μ_eff는 Q_inv 2.5 × 10¹² cm⁻²에서 Si 범용 이동도보다 높으나, Q_inv 증가에 따라 급격히 감소합니다. 이는 ZrO₂ 증착 전 Ge 표면 O₃ 산화가 계면 품질을 어느 정도 개선하지만, ZrO₂와 GeOₓ 혼합으로 인해 높은 Q_inv에서 캐리어의 표면 거칠기 산란을 효과적으로 억제할 만큼 충분히 평탄한 채널 표면을 제공하지 못함을 나타냅니다. 산소 공공 생성이 혼합 과정에서 단거리 질서(SRO) 거칠기를 증가시킨다고 보고되었습니다[27]. O₃ 산화 공정 최적화나 Al₂O₃ IL 두께 감소를 통해 Ge 트랜지스터가 높은 Q_inv에서 높은 μ_eff를 유지하면서 감소된 EOT를 달성할 수 있습니다.

결론

게이트 유전체 구조와 형태가 Ge nMOSFET 전기적 특성에 미치는 영향을 조사했습니다. Al₂O₃/ZrO₂ 게이트 유전체는 Si 범용 이동도 대비 현저히 향상된 μ_eff를 제공합니다. ZrO₂와 Ge 채널 사이에 Al₂O₃ 층을 삽입하면 μ_eff를 개선할 수 있으나, 필연적으로 더 큰 EOT를 초래합니다. Al₂O₃ 없는 Ge nMOSFET에서 ZrO₂ 증착 전 Ge 표면 O₃ 산화로 682 cm²/V·s의 피크 μ_eff를 달성하여 유사 Q_inv에서 Si보다 높았습니다.

데이터 및 재료 가용성

이 논문의 결론을 뒷받침하는 데이터셋은 논문에 포함되어 있습니다.

약어

Ge:

게르마늄

ZrO₂:

이산화 지르코늄

Al₂O₃:

산화 알루미늄

O₃:

오존

Si:

실리콘

PMA:

후금속 어닐링

PDA:

후증착 어닐링

IL:

계면 층

TiN:

질화 티타늄

MOSFETs:

금속-산화막-반도체 전계효과 트랜지스터

ALD:

원자층 증착

HF:

불화수소산

μ_eff:

유효 캐리어 이동도

PPO:

플라즈마 후산화

SS:

서브스레숄드 스윙

CET:

커패시턴스 등가 두께

EOT:

등가 산화막 두께

Qinv:

반전 전하 밀도

HRTEM:

고해상도 투과 전자 현미경

Ni:

니켈

GeOₓ:

게르마늄 산화물

I_DS:

드레인 전류

V_GS:

게이트 전압

V_TH:

임계 전압