Ag/SiOx:Ag/TiOx/p++-Si 멤리스터 장치의 아날로그 스위칭 및 인공 시냅스 거동

결과 및 토론

장치 및 측정 구성의 개략도는 그림 1a에 설명되어 있습니다. 장치는 SiO_{x로 구성된 간단한 구조를 가지고 있습니다.} :Ag 및 TiO_x Ag TE와 p ⁺⁺ 사이에 끼워진 얇은 층 -Si BE는 멤리스터 셀의 단면 TEM과 그림 1b 및 c에 표시된 요소 매핑에 의해 확인됩니다. SiO_{x 표면에 있는 Ag 원자의 화학적 상태} 추가 파일 1:그림 S1과 같이 XPS에 의해 분석됩니다. Ag에 대한 Ag3d 스펙트럼은 Ag3d_5/2에 대한 결합 에너지가 368.0 eV인 단일 이중선으로 디컨볼루션되어 있습니다. Ag3d_3/2의 경우 374.0 eV , Ag 금속 상태에 정확하게 할당됩니다. 추가 파일 1의 HRTEM 이미지:그림 S2는 비정질 TiO_{x의 단면을 보여줍니다.} 층, 작은 Ag 나노클러스터는 SiO_{x에서 볼 수 있습니다.} :Ag 층은 아마도 재료 시스템의 총 계면 에너지를 최소화하기 위해 TEM 샘플 준비 과정에서 Ag의 외부 확산으로 인해 발생할 수 있습니다[22]. 또한 고속 푸리에 변환(FFT)은 SiO_{x에 포함된 Ag 나노클러스터를 확인합니다.} Ag(111) 및 Ag(002) 나노결정과 같은 구조가 다결정입니다. Ag/SiO_x에서 :Ag/TiO_x /p ⁺⁺ -Si 멤리스터 소자, Ag/SiO_x :Ag 및 TiO_x /p ⁺⁺ -Si는 각각 그림 1a와 같이 시냅스 전 막과 시냅스 후 막으로 사용됩니다. Ca ²⁺ 방출을 통한 시냅스 무게 변화 또는 Na ²⁺ 신경 펄스가 수신될 때 시냅스 전 막에 의해 "틈새"라고 불리는 시냅스 전후 막 사이의 틈에 이온이 생성됩니다. 마찬가지로 Ag/SiO_{x의 전도도} :Ag/TiO_x /p ⁺⁺ -Si 멤리스터 소자는 전압 임펄스 하에서 Ag 이온의 이동을 통해 전자 시냅스로 인위적으로 변조될 수 있습니다.

그림 2a는 Ag/SiO_{x의 전류-전압(I-V) 곡선을 보여줍니다.} :Ag/TiO_x /p ⁺⁺ -반대수 규모의 Si 멤리스터 장치. 0 V → +4.0 V → −4.0 V → 0 V의 스위핑 바이어스에서 측정된 I-V 곡선은 멤리스터의 지문인 핀치 히스테리시스 루프를 보여줍니다. Ag TE에 양의 바이어스가 적용되면 규정 준수 전류 제한(I_cc )가 발생하고 소자의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 바뀌는 것을 “SET” 과정이라고 합니다. 반면 Ag TE에 음의 바이어스를 인가하면 전류가 감소하고 저항 상태가 LRS에서 HRS로 되돌아오는 것을 “RESET” 과정이라고 한다. 이는 장치 전도도가 양극성 저항 스위칭 동작을 나타내는 양수 또는 음수 스윕 바이어스로 상응하게 변조될 수 있음을 나타냅니다. 고전압 영역에서 SET 및 RESET 프로세스 동안 전류의 급격한 증가 또는 감소 대신 매우 흥미롭게도 소자 전류는 0 V → +2.1 V 또는 0 V → -2.1 V의 반복된 전압 스위프 하에서 연속적으로 증가하거나 감소합니다. 도 2b에 도시된 바와 같이. 전류와 전압 대 시간(I-V-t)의 관계도 그림 2b의 삽입물에 표시되어 컨덕턴스의 변화를 보다 명확하게 보여줍니다. 바이오 시냅스에서와 같이 I-V 곡선의 연속적인 양(1~5번째) 및 음(6~10번째) 부분을 각각 구현한 후 전류의 하향 또는 상향 진화의 명백한 장치 응답이 관찰됩니다. 양(또는 음) 전압 스위프 동안 전류가 지속적으로 증가(또는 감소)한다는 것은 DC 스위핑 모드에 의해 장치 저항이 변조될 수 있음을 나타냅니다. 또한 각각의 후속 포지티브 또는 네거티브 스위프 동안 I–V 곡선은 마지막 하나가 생략된 위치를 선택하여 멤리스터 장치의 일반적인 아날로그 스위칭 기능을 보여줍니다. 멤리스터 소자의 내구성 성능은 그림 2c와 같이 +0.3 V의 판독 전압에서 더 넓은 양극성 스위핑 전압을 구현하여 평가할 수 있으며, 이는 소자가 세트/리셋 동안 LRS와 HRS 간에 안정적이고 균일하게 동작할 수 있음을 보여줍니다. 10 ³ 이상의 작업 주기.

Ag/SiO_{x의 I–V 특성} :Ag/TiO_x /p ⁺⁺ -Si 멤리스터 장치. 아 양극성 스위칭 동작 b 전압 스윕을 반복하여 강화 또는 감소. 삽입된 그림은 전압 및 전류 대 시간 관계(V-I-t)를 보여주며 강화 또는 감소 동안의 컨덕턴스 상태를 보여줍니다. ㄷ 10 ³ 동안 -0.3 V의 판독 전압에서 내구성 사이클링 성능 테스트 설정의 경우 0 ~ +4.0 V, 재설정의 경우 0 ~ -4.0 V의 더 넓은 범위의 바이폴라 스위프의 사이클. d 전도도 변조의 반복 속성

멤리스터 장치는 DC 바이어스 스윕 전압이 아닌 펄스 신호에서도 작동할 수 있습니다. 그림 2d는 반복적인 강화(포지티브 바이어스) 및 디프레싱(네거티브 바이어스) 펄스의 구현 후 강화 또는 디프레션 형태의 장치 응답을 보여줍니다. 강화 및 하강 펄스의 진폭은 각각 +1.2 V 및 -1.2 V이며 모든 펄스 폭과 간격은 5 ms로 고정됩니다. 여기에서 장치의 컨덕턴스 변조는 포지티브 또는 네거티브 펄스 바이어스에 관계없이 관찰되며, 이는 각각 강화 및 억제 자극 하에서 강화 또는 억제 형태의 시냅스 반응과 유사합니다. 장치 응답이 자극 펄스의 수에 따라 주기에서 주기로 조정될 수 있음을 분명히 알 수 있습니다. 이는 적용된 바이어스의 극성을 넘어 안정적이고 균일한 강화 및 감소를 사용하여 가중치 조정 및 메모리를 에뮬레이트할 수 있음을 나타냅니다. 전자 시냅스의 향상 [30].

스위칭 동작의 이해를 위해 I-V 특성을 피팅하여 전도 메커니즘을 분석합니다. 이를 위해 독립형 SiO_x :Ag/SiO2_{x 구조의 Ag 박막 기반 멤리스터} :Ag/p ⁺⁺ -Si도 조작된다. 그림 3a에서 볼 수 있듯이, 유사 DC 전압 스윕에 대한 장치 응답은 이전에 보고된 바와 같이 일반적인 임계값 스위칭 동작을 나타냅니다[29, 31]. 화살표 방향은 장치가 휘발성 메모리로 두 상태 사이를 순환할 수 있음을 보여줍니다. 그러나 Ag/SiOx의 I-V 곡선 :Ag/TiO_x /p ⁺⁺ -Si memristor 장치는 상황이 독립형 SiO_{x와 상당히 다르다는 것을 보여줍니다.} :Ag 기반 멤리스터 장치. 그림 3b는 장치가 I-V 곡선의 양수 및 음수 부분 아래에서 LRS 및 HRS 측면에서 양극성 스위칭 동작을 나타내는 반면 작동 전압은 상대적으로 더 높다는 것을 보여줍니다. 그림 3c는 Ag/SiO_{x의 I-V 곡선을 보여줍니다.} :Ag/TiO_x /p ⁺⁺ -Si 멤리스터 장치, HRS 및 LRS에 대한 양의 영역 데이터의 Ln(I) 대 Ln(V)로 적합합니다. 이러한 피팅 결과는 HRS에서의 전하 수송 거동이 옴 영역(I/V), 차일드 ​​법칙 영역(I/ V ² ), 급격한 전류 증가 영역[32]. 반면, 기울기가 =1인 LRS에서의 선형 거동은 그림 3c와 같이 우수한 저항 거동을 나타냅니다. HRS와 LHR에서 다른 전도 거동은 LRS에서 전도성 Ag-필라멘트의 형성에 의해 입증됩니다[32]. 그림 3d는 저항 전환이 필라멘트 형성/파열을 수행하여 발생한다는 것을 추가로 지원합니다. 장치의 LRS는 장치 셀 크기와 무관하지만 장치의 HRS는 셀 크기에 비례함을 알 수 있습니다. LRS에서 이러한 크기 독립적인 특성은 일반적으로 필라멘트 기반 메모리 장치를 전도할 때 관찰되었습니다[33]. 따라서 Ag/SiOx에서 저항성 스위칭 현상이 발생한다고 결론지을 수 있습니다. :Ag/TiO_x /p ⁺⁺ -Si 멤리스터 장치는 일반적으로 양/음 바이어스 전압에서 전도성 필라멘트의 제어된 형성/파열에서 비롯됩니다. 컨덕턴스의 점진적인 변화는 다른 보고서와 유사하게 전기장에서 TE와 BE 사이의 단면 갭의 변화로 인해 발생할 수 있습니다[34]. 따라서 장치의 총 저항은 등가 회로에 따라 R =Rij =V/I로 설명할 수 있습니다. 여기서 Rij는 TE와 BE 사이의 CF의 측면 간격 크기와 관련된 저항으로 정의됩니다. 따라서 적절하게 프로그래밍된 바이어스를 사용하여 TE와 BE 사이의 Ag CF 크기를 변조하여 이 간격을 조정할 수 있다면 멤리스틱 소자의 전도 또는 저항을 점진적으로 조정할 수 있습니다.

Ag/SiO_{x의 전도 메커니즘 분석} :Ag/p ⁺⁺ -Si 및 Ag/SiO_x :Ag/TiO_x /p ⁺⁺ -Si 장치. 아 Ag/SiOx의 선형 I-V 곡선 :Ag/p ⁺⁺ -시와 b Ag/SiO_x :Ag/TiO_x /p ⁺⁺ -시 장치. ㄷ 전도 메커니즘은 Ag/SiO_{x에 대해 HRS의 SCLC 및 LRS의 Ohmic에 해당합니다.} :Ag/TiO_x /p ⁺⁺ - (b에서 I-V 곡선의 양의 영역의 피팅 결과에 따른 Si 소자 ). d LRS 또는 HRS에서 컨덕턴스의 셀 면적 의존성

독립형 SiOx에서 스위칭 메커니즘을 해석하기 위해 해당 물리적 ​​모델도 그림 4에 나와 있습니다. :Ag 및 SiO_x :Ag/TiO_x - 기반 멤리스터 장치. SiO_{x에서 Ag 나노입자의 거동} 기반 셀은 이전에 보고된 것과 유사한 양극 전극 사이의 전기화학적 반응(Ag 이온 및 Ag 원자의 이동 및 축적)을 기반으로 해석될 수 있습니다[22, 35]. 스윕 전압이 인가되면 Ag 나노 입자가 더 성장하여 전극 사이의 갭을 연결하여 규정 준수 수준까지 급격한 전류 증가가 발생하고 LRS에서 멤리스터가 켜집니다(그림 2의 중간 패널 참조). 4a). 전기 바이어스를 제거한 후 브리지를 초기에 형성한 연장된 Ag 나노클러스터가 이제 빠르게 수축되고[22], 장치는 HRS로 돌아갑니다(그림 3a의 마지막 패널에 표시됨)[35], 이는 양극 임계값 전환을 나타냅니다. 휘발성 메모리 장치에서와 같이 두 상태 사이를 순환할 수 있는 멤리스터의 동작입니다.

스위칭 동작에 대한 물리적 모델의 개략도. 아 Ag/SiO_x :Ag/p ⁺⁺ -Si 멤리스터 장치; ㄴ Ag/SiO_x :Ag/TiO_x /p ⁺⁺ -Si 멤리스터 장치

SiO_{x의 경우 상황이 상당히 다릅니다.} :Ag/TiO_x - 기반 멤리스터 장치, 여기서 SiO_x 얇은 층은 높은 밴드갭(~9 eV)과 더 낮은 유전 상수(~3)를 갖지만 TiO_x 층은 낮은 밴드갭(~3 eV)과 높은 유전 상수(~40)를 가지므로 SiO_{x 양단에 전기장을 만듭니다.} TiO_{x보다 높은 층} 층, 스위칭 층에 더 많은 Ag 원자를 용해시킨다[28]. 계면층을 가로질러 Ag 원자와 Ag 이온의 이동 및 축적을 제어하는 ​​것은 티타늄 산화물의 낮은 이온 이동도 및 낮은 산화 환원 반응 속도입니다[36]. 이 두 가지 사실은 위에서 언급한 바와 같이 TE에서 BE로 나노 원뿔 모양의 필라멘트를 형성하는 원인이 될 수 있습니다[37]. TE에서 BE까지 나노 콘 형태의 필라멘트 성장을 효과적으로 제한하는 형태의 집중된 금속 영역은 순환 작동 동안 저항 상태의 제어를 제공할 수 있습니다[38]. 상부 Ag 전극이 이중층에 걸쳐 충분히 포지티브 바이어스되면 유전층을 가로지르는 전기장이 Ag TE에서 p ⁺⁺ 로 Ag 이온을 구동하기에 충분합니다. -Si BE는 계면층을 통과하여 전극 사이의 유효 간격을 감소시킵니다(그림 4b의 중간 패널 참조). Ag-필라멘트는 음의 전압이 인가되지 않으면 용해되지 않고 바이어스 전압이 제거되어도 원래의 형태를 유지하는 경향이 있습니다. 음의 전압이 인가되면 정상적인 RESET이 시작되고 Ag CF는 열 보조 전기화학 공정으로 인해 부분적으로 황폐화됩니다(일반적으로 가장 얇은 위치)[39]. 멤리스터 장치는 꺼지고 HRS(그림 4b의 마지막 패널)로 돌아간 다음 비휘발성 메모리 장치로서 두 상태(그림 3b 참조) 사이에서 가역적으로 순환합니다. 도 4b의 좌측 패널은 여기서 형성된 필라멘트가 도 4a의 중간 패널보다 더 굵어야 함을 나타내며, 이는 음의 전압이 인가되지 않으면 용해 및 파열될 수 없다. SiO_{x의 필라멘트 부분} 층은 TiO_{x의 나노 콘 부분보다 여전히 훨씬 얇습니다.} 층이며 전체 필라멘트의 모양은 어떻게 든 나노 콘과 같습니다. 따라서 음의 바이어스가 인가되면 음의 전압이 인가될 때 필라멘트가 빠르게 파열되는 반면(그림 3b), 전압은 더욱 증가하고 전류는 다시 증가하여 높은 바이어스에서 음의 SET의 위험을 나타냅니다. BE 표면 근처에 존재하는 잔류 Ag 원자로 인한 범위.

실제로 HRS에서 총 멤리스터 저항은 필라멘트 나노 콘 팁과 바닥 전극 사이의 간격과 관련이 있으며 전기 바이어스를 조정하여 증가 또는 감소할 수 있습니다[33]. 멤리스터에서 HRS를 변경하는 이러한 경향은 각각 0 V에서 +2.1 V 및 0 V에서 -2.1 V로 반복되는 스위프 바이어스 하에서 전류가 연속적으로 증가하거나 감소할 수 있는 그림 2b에서 볼 수 있습니다. 반면에 +2.1 V 미만의 일정한 전압 스위핑은 TE와 BE 양단에 전도성 필라멘트를 형성하기에 충분하지 않습니다. 대신, 추가 파일 1:그림 S3과 같이 전도성 Ag 필라멘트가 점차적으로 Ag 원자를 축적하여 전극 사이의 유효 간격이 감소할 수 있습니다. 따라서 적절한 프로그래밍 바이어스를 사용하여 일반적인 임계값 전환에서 점진적 전환으로의 전환을 실현할 수 있으며 생물학적 시냅스에서 관찰할 수 있는 것처럼 전극 사이의 유효 간격을 조정하여 메모리 셀의 전체 저항을 조정할 수 있습니다.

생체 시냅스와 유사하게 적절한 펄스 프로그래밍이 있는 입력 자극은 멤리스터 장치의 컨덕턴스 상태를 변경하여 여러 신경 작업을 수행할 수 있습니다. PPF는 입력 자극의 시간적 합산에 의해 전도도를 조정하고 시냅스 필터링 및 적응을 포함한 여러 단기 신경 작업을 수행할 수 있는 또 다른 종류의 중요한 기능입니다[40, 41]. 바이오 시냅스에서 PPF 기능은 다음과 같이 작동합니다. 두 번째 시냅스 후 반응은 두 번의 연속적인 스파이크 자극 동안 첫 번째 시냅스 반응보다 높아져 스파이크의 간격 시간이 회복 시간보다 짧습니다[22]. 그림 5a는 진폭 +2.0 V에서 한 쌍의 촉진 펄스를 0.08 s 스케일로 명명된 고정 너비와 간격으로 구현한 후 모니터링되는 장치 응답을 보여줍니다. 첫 번째 펄스보다 두 번째 펄스의 응답으로 전류가 눈에 띄게 증가하는 것이 관찰되며, 이는 적절한 펄스 프로그래밍을 구현한 후 컨덕턴스 상태의 명백한 변화를 나타냅니다. 두 개의 후속 펄스 사이의 간격 동안 전류 감쇠가 관찰되며 이는 장치에 휘발성 특성이 있기 때문일 수 있습니다. 전도도의 감소는 강화 펄스를 제거한 후 Ag 원자의 확산에 해당할 수 있습니다[42]. 성공적인 PPF 기능은 두 개의 연속 펄스 사이의 시간 간격이 Ag 원자의 확산 완화 시간보다 짧아서 더 많은 Ag 원자가 SiO_x :Ag/TiO_x 층. 또한, 포화 상태는 그림 5b와 같이 진폭이 +2.0 V이고 고정된 폭과 간격이 0.08 s의 눈금으로 명명된 여러 촉진 펄스로 연속적으로 자극될 때 달성됩니다. 결과는 고주파 펄스가 적용될 때 SiO_{x에서 더 많은 Ag 원자를 펌핑한다는 것을 보여줍니다.} 전도 브리지가 TE와 BE를 가로질러 형성되어 포화 수준을 달성할 때까지 층을 유지합니다[22]. 이 현상은 Hebbian 학습 규칙과 매우 유사합니다. 여기서 시냅스 가중치 변화는 펄스 트레인의 염색되지 않은 스파이크가 적용된 뉴런의 과도한 흥분성을 피하기 위해 포화 값을 가져야 합니다[43].

짝 펄스 촉진(PPF)의 실험 결과. 아 Ag/SiOx에 PPF 구현 :Ag/TiO_x /p ⁺⁺ -0.08 s의 +2.0 V 펄스 높이를 사용하는 Si 소자. ㄴ 0.08 s의 동일한 너비와 간격으로 진폭 +2.0 V의 펄스 열을 사용한 포화 시냅스 가중치 운동의 시연

또한, 멤리스터는 생물학적 시냅스에서와 마찬가지로 Potentiating Spike 구현 후 급격한 전류 감소와 함께 기억상실을 겪을 수 있는데, 이는 멤리스터에 STP가 존재하기 때문으로 볼 수 있다[44, 45]. 신경 생물학에서 STP와 LTP는 일반적으로 단기 기억(STM)과 장기 기억(LTM)으로 분류됩니다[46]. STP에서 LTP로의 전환은 반복적인 자극(즉, 리허설 과정)을 통해 발생할 수 있다는 것이 확인되었습니다[46, 47]. 이 동작을 생물학적 시냅스에서 관찰된 동작과 확인하고 비교하기 위해 일련의 전압 펄스가 Ag/SiOx에 구현되었습니다. :Ag/TiO_x /p ⁺⁺ -Si 멤리스터 장치. 그림 6a는 15개의 연속 펄스(진폭 +1.4 V, 너비 및 간격 5 ms)를 구현한 후 초기 상태 0.05 mA에서 1.8 mA로 전류 증가를 보여줍니다. 정규화된 전류 감쇠((I_t -나_오 )/나_오 × 100%)는 시간(t)에 따라 강화 펄스를 부과한 직후 판독 전압 +0.3 V에서 측정됩니다. ), 도 6b에 도시된 바와 같이. 정규화된 전류 감쇠와 Eq.에 주어진 관계에 잘 맞는 시간 사이의 관계. (1) [48]:

Ag/SiO_{x의 전류 감쇠 및 메모리 유지} :Ag/TiO_x /p ⁺⁺ - 시 멤리스터. 아 연속 15개의 강화 동일한 펄스를 구현한 후 전류가 증가합니다. ㄴ 전류 감쇠는 장치를 자극한 후 +0.3 V의 판독 전압에서 모니터링됩니다. ㄷ 자극 횟수의 펄스 트레인 구현 후 STP에서 LTP로의 전환을 보여주는 시간에 대한 정규화된 전류 감쇠. d 기억 유지 및 이완 시간(τ ) 펄스 수

여기, τ 이완 시간이라고 하며 β 스트레치 인덱스(0 <β <1). 일반적으로 이 관계는 에너지가 무작위로 분포된 무질서한 재료의 이완 과정을 설명하는 데 사용됩니다. 곡선은 시냅스 무게의 감퇴가 심리학[49]의 인간 기억 "망각 곡선"과 유사하다는 것을 보여줍니다. 이 곡선은 초기에 STP라고 부를 수 있는 빠른 감퇴를 특징으로 하고 점차 LTP라고 부를 수 있는 안정적인 수준에 도달합니다. 장치에서. 그러나 장치에서 정규화된 전류의 명백한 감쇠는 매우 짧은 시간 간격(t ) 그런 다음 낮은 컨덕턴스 상태에서 포화 수준을 달성합니다(50 s에서 최대 16%). 이러한 상황에서 펄스 매개변수의 다른 변경 없이 반복된 수의 펄스로 추가 시뮬레이션 프로세스를 수행했습니다. The current is measured at a read voltage of +0.3 V immediately after imposing different numbers of pulses (i.e., 25, 50, 100, and 200) from the same initial state for each set of pulse trains. Figure 6c shows that the normalized current decay with time in each set of measurements is fitted by the relation given in Eq. (1). Figure 6d shows that by an increase of the stimulation number, the relaxation time (τ ) increases, indicating forgetting process fades slowly. Meanwhile, an obvious elevation of the current level is observed, implying a positive change in synaptic weight (conductance), as shown in Fig. 6d by the black line. These results presented in Fig. 6 provide clear evidence of the existence of STP and LTP in our device. A smaller number of stimulations can only induce STP in the device, with a slight rise in conductance at saturation level. Therefore, by increasing the number of repetitive stimulations, the rehearsal process not only rises a conductance level but also is achieved a long-lasting memory retention phenomenon, as shown in Fig. 6d by the red line.

The conventional digital-type memories require the non-volatility to store the information, while in bio-synapse, information processes and accordingly reconfigures the memory status. It can be seen in Fig. 6 that the transition from STP to LTP is realized, and the synaptic weight is adjusted accordingly, while the unimportant ones with small synaptic weight are temporarily stored and then diminished with time. This phenomenon is quite similar to the “multi-store model” presented by Atkinson and Shiffrin [50]. In this model, first input information is analyzed, then stored in different hierarchy levels, according to the importance of “synaptic weight” through the rehearsal process. Therefore, an increase in synaptic weight and resultant prolonged relaxation time (τ ) in our device as a function of stimulation numbers has best verified the rehearsal scheme.

Besides the pulse repetition process, the transition of the STP to the LTP phenomenon is further examined as a function of pulse strength. The device response is monitored after implementation of different pulse amplitudes, i.e., +1.2 V, +1.6 V, +2.0 V, and +2.8 V with similar width and interval scale of 3 ms, as shown in Fig. 7a. The current is monitored with a readout voltage of +0.3 V after imposing each pulse train consisting of 50 pulses. The fitted results with the stretched exponential relaxation model in Fig. 7a shows that the relaxation time is increased as a function of pulse strength (as shown in Fig. 7b red line). Meanwhile, as shown in Fig. 7b, an elevation of the synaptic weight of about 90% is observed at a larger τ of 43 s and +2.8 V amplitude, which is much higher than the synaptic weight of about 25% at a smaller τ of 10 s and +1.2 V amplitude (as shown in Fig. 7b black line), indicating the formation of LTP. Based on these results, it is easy to find that the formation and persistence of LTP in our device are highly dependent on both pulse numbers or pulse amplitude. These results coincide with the facts that the memory states, i.e., STM and LTM, and their stabilities in bio-synapses are related to the input stimulus characteristics.

Experimental results of current decay in Ag/SiO_x :Ag/TiO_x /p ⁺⁺ -Si memristor device after the stimulation process. 아 The normalized current decay versus time showing the transformation from STP to LTP; ㄴ The memory retention and relaxation time (τ ) as a function of the pulse amplitude

The spike-time-dependent-plasticity (STDP) is another fundamental character for learning and memory function [51] in a biological synapse. It has been reported [52] that in the electronic synapse, the weight can be modulated by a relative timing of pre- and post-synaptic pulses. The Hebbian STDP rule works as follows:if the pre-spike precedes the post-spike (Δt> 0), it could reinforce the connection strength between two neurons. In contrast, if the post-spike heads the pre-spike (Δt <0), it could weaken the connection strength between two neurons. Such kinds of reinforcement and weakening of connection strength between two neurons are also called LTP and LTD, respectively [45]. In the whole process, the order of pre- and post-spikes with respect to time determines the weight change (ΔW) polarity. In order to emulate the STDP rule in our device, a pair of pulses (+1.2 V, 5 ms, and −1.2 V, 5 ms) as pre- and post-spiking signals are implemented, as shown in Fig. 8a. It can be seen that there will emerge a more considerable conductance change (synaptic weight) with the decrease of Δt (in both cases when Δt> 0 and Δt <0). The percentage change in synaptic weight is defined as ΔW =(G_t −G₀ )/G₀ × 100%. Here, G₀ is the conductance measured before stimulation and G_t is the conductance measured after the stimulation using pre- and post-spiking pairs, respectively. A plot is shown in Fig. 8b, that can explain the relationship between ΔW and Δt before and after the simulation process. It can be seen that when the pre-synapse (positive) appears before the post-spike (negative) (Δt> 0), the conductance is enhanced with an increase in ΔW along with the decrease in Δt. On the contrary, when the pre-synapse (positive) appears after the post-spike (negative) (Δt <0), the net conductance of the device is decreased (depressed) in ΔW along with the increase in Δt. These results have demonstrated that our Ag/SiO_x :Ag/TiO_x /p ⁺⁺ -Si memristor device has successfully emulated the Hebbian STDP learning rule in the form of an artificial synapse.

Experimental results for implementation of STDP rule in Ag/SiO_x :Ag/TiO_x /p ⁺⁺ -Si memristor device. 아 The schematic illustration of implementing electrical programming bias comprising the pair of pulses at amplitudes +1.2 V and −1.2 V fixed with the same width of 5 ms. The approaching time difference between stimulus pulses is Δt ms (t =±10n, n =1, 2, …, 10); ㄴ The synaptic weight (ΔW) as a function of spike timing (Δt), demonstrating well on the potentiation and depression behaviors in the memristor device