SOI(silicon-on-insulator) 기판에 Ge 핀 구조를 형성하는 동안 건식 에칭 공정을 주의 깊게 제어해야 한다는 사실을 발견했습니다. 그렇지 않으면 Ge 과잉 에칭 또는 바람직하지 않은 Ge 핀 프로파일의 형성으로 이어질 수 있습니다. 식각 공정이 잘 제어되지 않으면 상부 Ge/SOI 구조가 식각되고 Si 핀층만 남게 됩니다. 이 경우 장치는 비정상적인 특성을 나타냅니다. 에칭 공정은 디바이스 스케일링 및 패키징에서 중요한 단계로 부상하고 있으며 패킹 밀도를 높이고 디바이스 성능을 개선하려는 시도에 영향을 미칩니다. 따라서 사용된 공정 매개변수를 조정할 뿐만 아니라 사용되는 하드웨어를 수정하기 위해 시뮬레이션을 통해 플라즈마 반응기 작동의 최적화를 수행하는 것이 좋습니다. 우리는 업데이트된 제조 매개변수를 사용하여 Ge 무접합 장치를 개발할 것입니다. 또한, 고품질의 에피택셜 Ge 층의 부유 구조를 얻는 목표를 달성하기 위해 주기적 열처리 공정을 적용하여 계면에서 부정합 전위를 제거하거나 스레딩 전위를 줄이기를 원합니다.
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배경
반도체 소자의 응답 속도를 높이고 전력 소모를 줄이는 방법 중 하나는 캐리어 이동도가 높은 반도체를 사용하는 것이다. 이러한 재료의 예로는 Ge와 그 합금 및 화합물이 있습니다. 그러나, 다른 반도체의 기판 위에 반도체 물질의 층을 적층하여 구조를 형성하는 경우, 문제가 발생할 수 있다. 예를 들어, 반도체 기판의 격자 크기와 다른 반도체 물질의 상부층의 차이는 전위를 유발할 수 있으며, 이는 소자 성능에 악영향을 미칠 수 있다. 통상적으로, Si 기판을 포함하는 Ge계 반도체 소자를 제조하기 위해서는 실리콘 기판 상에 보다 두꺼운 버퍼층 또는 희생층(예를 들어, Si/Ge 버퍼층)을 형성한다. 이어서, Si/Ge 버퍼층 상에 Ge 에피택시얼층을 성장시킨다. 다음으로, 버퍼층의 일부를 제거하고 Ge 에피택셜층을 유지하기 위해 이방성 및 등방성 에칭 공정을 순차적으로 수행한다. VLSI 장치는 낮은 대기 전력 소비 및 감소된 동적 전력 손실을 포함하여 고성능을 보장하기 위해 높은 구동 전류, 낮은 오프 상태 누설 전류 및 낮은 공급 전압을 보여야 합니다. 현재 22nm 노드에서 변형률 향상 이동성, 고유전율/금속 게이트 및 3차원(3D) 장치 아키텍처[1]는 상보적인 금속 산화물 반도체( CMOS) Si 채널이 있는 장치. 높은 이동성과 같은 특성 외에도 게이트 올 어라운드(GAA)[2] 및 초박형 전계 효과 트랜지스터(FET)[3]와 같은 새로운 장치 아키텍처는 서브 시스템의 정전기 제어를 개선하기 위해 필요합니다. -10nm 노드. INV(inversion-mode) 작동이 가능한 Ge 기반 GAA pFET[4] 및 nFET[5]가 시연되었습니다. 그러나 Ge INV 장치의 접합 형성은 낮은 도펀트 용해도, 빠른 도펀트 확산 및 낮은 열 예산으로 인해 중요한 문제입니다. 이러한 문제를 해결하기 위해 소스/드레인(S/D) 영역과 동일한 캐리어 유형으로 고농도 도핑된 채널을 사용하는 무접합(JL) 장치[6]가 대안으로 제안되었습니다. 그러나 트랜지스터의 급속한 확장은 최신 트랜지스터를 따라잡을 수 있는 새롭고 더 효과적인 장치의 개발을 필요로 합니다. 최근에는 JL-FET가 차세대 트랜지스터로서 유망한 것으로 밝혀졌습니다. JL-FET는 기본적으로 모바일 캐리어 밀도가 게이트에 의해 제어될 수 있는 저항기입니다. ON 상태에서는 채널 영역의 상대적으로 높은 도핑 농도로 인해 큰 바디 전류가 존재합니다. 표면 축적 전류가 이 전류에 추가됩니다. JL-FET의 도핑 수준은 적절한 전류 구동을 달성하기 위해 높아야 하는 반면, 장치 단면적은 장치가 꺼질 수 있을 만큼 충분히 작아야 합니다 . 그러나 고도로 도핑된 JL-FET의 경우 캐리어는 상당한 불순물 산란을 겪으며, 그로 인해 구동 전류가 크게 저하됩니다[7]. 또한 JL-FET는 INV 소자에 비해 제조가 간단하고 전하 이동도가 높고 게이트 커패시턴스가 낮다는 장점이 있습니다[8,9,10,11,12]. 최근에 이중 게이트 [13] 및 본체 연결 3 게이트 [14] Ge JL-FET pMOSFET가 절연체 기판과 벌크 Si에서 각각 시연되었습니다.
마이크로 전자 장치가 계속 축소되고 공정 요구 사항이 더욱 엄격해짐에 따라 플라즈마 모델링 및 시뮬레이션은 플라즈마 반응기의 설계, 제어 및 최적화를 위한 도구로서 점점 더 매력적입니다[15]. 길이 및 시간 규모의 차이를 기반으로 하는 플라즈마 프로세스의 동작을 시뮬레이션하기 위해 여러 기술이 사용됩니다. 시뮬레이션 기술 중 하나인 전산 유체 역학(CFD)은 엔지니어링 설계 기능에 대한 유동장을 예측하고 실험적 한계를 추정하는 데 널리 사용됩니다. 그것의 모델링은 유동 혼합 현상을 조사하기 위해 적용되었지만[16], 에칭 공정에 대한 연구는 드물다. 따라서 본 연구에서는 식각 공정을 위한 플라즈마 반응기의 열 유동장을 구체적으로 특성화하여 실험에 도움이 될 수 있는 수치적 매개변수를 도출하고자 하였다.
이 작업에서 에칭이 수행되어 Si뿐만 아니라 소자 통합을 위한 기타 합금 반도체 위에 현탁된 에피택셜 Ge 층을 형성했습니다. 시뮬레이션 결과는 실험을 통해 검증됩니다. 따라서 초기 및 경계 조건과 수치 모델의 매개변수가 수정되어 데이터 신뢰성이 향상됩니다. 실험과 시뮬레이션을 통해 최적의 매개변수를 얻어 에칭 기술을 개선하고, 더 높은 제조 공정 품질과 더 낮은 생산 비용을 수행함으로써 이러한 트랜지스터 개발을 달성할 수 있을 것으로 기대합니다.
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방법/실험
시작 기판은 70nm 상단 실리콘 층(p형, 9–18Ω cm)이 있는 SOI 웨이퍼였습니다. 웨이퍼는 존재하는 유기물, 원하지 않는 금속 및 입자를 제거하기 위해 RCA 표준 세척 1(SC-1) 및 RCA 표준 세척 2(SC-2) 프로세스를 사용하여 세척되었습니다. 그 다음 탈이온수로 헹구고 N2에서 건조했습니다. . Ge 필름은 10% GeH4를 사용하여 저압 화학 기상 증착 에피택셜 반응기(Epsilon 2000, ASM)에서 증착되었습니다. 선구자로. 수소는 캐리어 가스로 사용되었습니다. Ge 박막을 증착하기 전에 850 °C 및 10 Torr에서 in situ HCl 기반 전처리를 수행하여 웨이퍼 표면을 준비했습니다. 그런 다음 기판 온도를 400°C로 변경하여 10% GeH4를 사용하여 SOI 웨이퍼에서 Ge 필름을 성장시켰습니다. . 증착된 Ge 필름의 두께는 투과 전자 현미경(TEM, Thermal emission Schottky-type, 0.5–200 kV)을 사용하여 결정되었습니다. Ge 필름의 결정성은 X선 회절(XRD) 분석(D8A, Bruker, CuKα 방사선, λ =1.5408 Å, 20–70°)을 사용하여 조사되었습니다. 또한 X'Pert MRD(PANalytical) 시스템을 사용하여 (004) 회절 피크 주변에서 Ω–2θ 스캔을 수행했습니다. 이중 Ge {400} 채널 컷 결정 콜리메이터를 사용하여 CuKα1 방사선을 선택했습니다. 표준 XRD 측정 동안 샘플은 수평 위치에 고정되었고 회절계의 소스와 검출기 암은 θ-θ 모드에서 이동되었습니다. 위에서 언급한 크리스탈 콜리메이터를 사용하여 중간 해상도 모드에서 상호 공간 매핑을 수행했습니다. 0.4mm 너비의 슬릿이 신틸레이션 카운터 앞의 검출기 암에 존재했습니다. Ge 층의 두께는 타원 측정법(M2000, J. A. Woollam Co., λ =193–1690 nm)을 통해 결정되었습니다. 핀은 Cl2를 사용한 이방성 플라즈마 에칭에 의해 형성되었습니다. /HBr 가스. ZrO2 형성 후 /TiN 게이트, S/D에 B(1 × 10
15
cm
−2
, 15 keV) 및 550°C에서 30초 동안 급속 열 어닐링에 의해 활성화됩니다.
게르마늄 메커니즘의 고도로 선택적 건식 에칭
전자 및 중성 반응은 등방성인 반면 이온 반응은 방향성이 높고 적용된 바이어스에 따라 다릅니다. 바이어스 전력을 조정함으로써 이온은 에칭 반응을 돕기 위해 원하는 방향을 따라 가속될 수 있습니다. Br은 Si와 자발적으로 반응하지 않으며 반응이 일어나기 위해서는 에너지 이온이 필요하다는 것이 일반적으로 받아들여지고 있습니다. 이온 보조 Br 및 Cl 원자는 활성화 상태에서 Ge 또는 Si 원자와 자발적으로 반응하여 휘발성 생성물인 GeBr4을 형성할 수 있습니다. , GeCl4 , SiBr4 , 및 SiCl4 , 기판 표면에서 탈착되어 펌핑될 수 있습니다. Br과 Si의 이온 보조 화학 반응은 매우 이방성인 것으로 나타났습니다. 바이어스 전력 변화에 대해 HBr을 사용하여 더 높은 수직 에칭 속도를 얻었으며, 이는 Cl2에 HBr을 추가했음을 확인합니다. 식각률을 높일 수 있습니다[17]. Cl- 및 Br 기반 플라즈마는 이온 보조 메커니즘에 의해 Ge 및 Si를 에칭하므로 Br
+
, 브
2+
, HBr
+
, Cl
+
및 Cl2
+
기판 홀더를 바이어싱하여 제어할 수 있습니다. 상부 표면과 넥킹 영역에서의 에칭 모두에 대한 바이어스 전력을 변경함으로써 측면 에칭 속도의 뚜렷한 변화는 없습니다. HBr 혼합물을 사용하여 에칭된 핀 구조에서 네킹 영역에서 언더컷이 발견되었는데, 이는 측면 에칭이 Ge/Si 계면을 따른 결함에 의해 향상되었기 때문입니다. 또한 마스크는 이온 플럭스로 인한 측벽 타격으로 인해 모양 진화에 잠재적으로 영향을 미칩니다. 이 현상은 프로파일이 깊어지고 측면 이온 속도 성분이 증가할수록 증폭됩니다. HBr-플라즈마 에칭 공정의 높은 각도 의존성 때문에[18], 따라서 부정합 전위로부터 부분적으로 결합된 원자와 상대적으로 약한 원자 때문에 Ge/Si 계면에서 결정 구조가 상대적으로 더 약하다는 결론을 내릴 수 있습니다. Ge-Ge 및 Ge-Si 결합. HBr/Cl2의 비율을 조정하여 및 바이어스 전력, Ge 장치 제조 중에 다양한 유형의 핀형 구조를 얻을 수 있습니다. Ge와 Si의 에칭 특성은 매우 유사합니다. Si를 식각하는 가스는 일반적으로 Ge를 더 빠른 속도로 식각합니다. Ge 및 Si 결합의 강도는 Ge-Ge =263.6 ± 7.1kJ mol
−1
인 것으로 나타났습니다. 및 Si-Si =325 ± 7 kJ mol
−1
[2]. 이온의 방향 가속에 의해 수직 에칭 속도를 조정하기 위해 다른 바이어스 전력이 적용되었습니다. 게이트 스택 프로세스 후에 이미지가 기록되었습니다. 수직 에칭 속도는 산화물 기판에 대한 필름 높이로부터 계산되었습니다. 측면 에칭 속도는 핀의 두 부분, 즉 핀 상단 표면의 측면 에칭과 Ge/Si 계면에 가까운 네킹 영역의 에칭에서 결정되었습니다. 요약하면, 바이어스 전력은 식각 공정에서 가장 중요한 매개변수로 실험적으로 밝혀졌으며, 따라서 그에 따라 소자 특성에 영향을 미쳤습니다.
이 연구에서 모든 에칭 공정은 Lam Research의 TCP 9600 반응기에서 수행되었습니다. 이것은 코일(상부 전극) 전력과 기판(하부 전극) 바이어스의 개별 제어를 허용하는 변압기 결합 플라즈마 반응기입니다. 기판의 온도를 보다 효과적으로 제어할 수 있도록 헬륨 후면 냉각이 통합되었습니다. 샘플은 6인치에 장착되었습니다. 에칭 챔버에 도입되기 전에 진공 그리스가 포함된 Si 캐리어 웨이퍼. HBr/Cl2 화학은 이방성 에칭 공정에 이용되었습니다. 공정 압력은 10mTorr에서 제어되었습니다. 자세한 실험 설정 및 조건은 Hsu et al.의 연구에 설명되어 있습니다. [4].
실제 모델
CFD는 반응기 내부의 내부 정보에 접근하기 위해 사용되며, 흐름은 챔버에서 더 높은 Knudsen 수로 인해 슬립 경계 조건과 함께 층류로 간주됩니다(그림 1). 현재 시뮬레이션에서 플라즈마 열 흐름은 운동량 방정식에서 혼합으로 간주됩니다. 입자 수송은 방정식을 지배하는 종에서 고려되며 화학 반응은 서셉터 벽에 관여합니다. 시뮬레이션을 위한 한 가지 모델 사례가 그림 3에 나와 있습니다. 유입 가스는 염소(Cl2 ) 및 브롬화수소(HBR). 입구에서의 혼합물 속도는 0.026m/s이고 온도는 333K로 유지됩니다. 서셉터와 챔버 벽은 작동 온도 473K로 가열됩니다. 이러한 플라즈마 흐름은 전위 바이어스에 의해 구동되고 1시간 동안 서셉터 표면에서 화학 반응을 일으키게 됩니다. 균일하고 반복 가능한 방식으로 최종적으로 반응기에서 배출됩니다. CAD 소프트웨어로 솔리드 모델링을 구축한 후 메쉬 시스템은 그림 3과 같이 50,000개의 노드가 있는 구조화된 그리드로 구성되었습니다. 스칼라 양 ϕ의 전송에 대한 과도 보존 방정식은 적분으로 작성된 다음 방정식으로 설명됩니다. 다음과 같이 임의의 제어 볼륨 V에 대한 형식[19]: