식각 파라미터가 Ge/Si 핀펫 채널 제작 및 소자 성능에 미치는 영향

요약

실리콘-온-인슐레이터(SOI) 기판 위에 Ge 핀 구조를 형성하는 동안 건식 식각 공정이 신중하게 제어되어야 함을 발견했습니다. 그렇지 않으면 Ge 과식각이나 바람직하지 않은 Ge 핀 프로파일 형성을 초래할 수 있습니다. 식각 공정이 잘 제어되지 않으면 상부 Ge/SOI 구조가 식각되어 Si 핀 층만 남게 되고, 이 경우 소자는 비정상적인 특성을 보입니다. 식각 공정은 소자 스케일링과 패키징에서 중요한 단계로 부상하고 있으며, 집적도 향상과 소자 성능 개선 시도에 영향을 미칩니다. 따라서 공정 파라미터 조정뿐만 아니라 하드웨어 수정에도 시뮬레이션을 통해 플라즈마 반응기 작동을 최적화할 것을 제안합니다. 업데이트된 제작 파라미터를 사용하여 Ge 접합 없는 소자를 개발할 예정입니다. 또한 주기적 열 어닐링 공정을 적용하여 계면의 미스핏 전위나 스레딩 전위를 제거 또는 감소시켜 고품질 에피택셜 Ge 층의 현수 구조를 얻는 것을 목표로 합니다.

배경

반도체 소자의 응답 속도를 높이고 전력 소모를 줄이는 한 가지 방법은 높은 캐리어 이동도를 가진 반도체를 사용하는 것입니다. 그러한 물질의 예로는 Ge 및 그 합금과 화합물이 있습니다. 그러나 다른 반도체 기판 위에 한 반도체 물질의 층을 쌓아 구조를 형성할 때 문제가 발생할 수 있습니다. 예를 들어, 반도체 기판과 상부의 다른 반도체 물질 층 간의 격자 크기 차이는 전위를 유발할 수 있으며, 이는 소자 성능에 악영향을 미칠 수 있습니다. 관례적으로 Si 기판을 포함하는 Ge 기반 반도체 소자를 제작하기 위해 Si 기판 위에 두꺼운 버퍼 층 또는 희생 층(예: Si/Ge 버퍼 층)을 형성합니다. 이후 Si/Ge 버퍼 층 위에 Ge 에피택셜 층을 성장시킵니다. 다음으로 버퍼 층의 일부를 제거하고 Ge 에피택셜 층을 유지하기 위해 이방성 및 등방성 식각 공정을 순차적으로 수행합니다. VLSI 소자는 높은 구동 전류, 낮은 오프 상태 누설 전류, 낮은 공급 전압을 보여주어 높은 성능(낮은 대기 전력 소모 및 동적 전력 소산 감소)을 보장해야 합니다. 현재 22nm 노드에서 응력 강화 이동도, 하이-k/메탈 게이트, 3차원(3D) 소자 아키텍처 등이 Si 채널 보완형 금속-산화막-반도체(CMOS) 소자의 지속적인 스케일링에 사용되는 기술들입니다. 높은 이동도 등의 특성 외에도 게이트-올-어라운드(GAA) 및 초박막 바디 전계효과 트랜지스터(FET) 같은 새로운 소자 아키텍처가 10nm 미만 노드에서 정전기 제어 개선에 필요합니다. Ge 기반 GAA pFET와 nFET가 인버전 모드(INV) 동작으로 입증되었습니다. 그러나 Ge INV 소자에서 접합 형성은 낮은 도펀트 용해도, 빠른 도펀트 확산, 낮은 열 예산으로 인해 중요한 문제입니다. 이러한 문제를 해결하기 위해 소스/드레인(S/D) 영역과 같은 캐리어 타입을 가진 고농도 도핑 채널을 사용하는 접합 없는(JL) 소자가 대안으로 제안되었습니다. 그러나 트랜지스터의 급속한 스케일링에는 현대 트랜지스터를 따라잡을 수 있는 새롭고 더 효과적인 소자 개발이 필요합니다. 최근 몇 년간 JL-FET가 차세대 트랜지스터로 유망한 것으로 밝혀졌습니다. JL-FET는 기본적으로 게이트에 의해 이동 캐리어 밀도를 제어할 수 있는 저항기입니다. ON 상태에서 채널 영역의 상대적으로 높은 도핑 농도로 인해 큰 바디 전류가 존재하며, 표면 축적 전류가 이에 더해집니다. JL-FET의 도핑 수준은 적절한 구동 전류를 달성하기 위해 높아야 하며, 소자 단면은 소자가 턴오프될 수 있을 만큼 충분히 작아야 합니다. 그러나 고농도 도핑 JL-FET의 경우 캐리어가 현저한 불순물 산란을 겪게 되어 구동 전류가 크게 저하됩니다. 게다가 JL-FET는 INV 소자와 대조적으로 제작이 간단하고 높은 전하 이동도와 낮은 게이트 정전 용량을 갖는 장점이 있습니다. 최근 이중 게이트와 바디-타이드 트라이게이트 Ge JL-FET pMOSFET가 각각 게르마늄-온-인슐레이터 기판과 벌크 Si에서 입증되었습니다.

마이크로전자 소자가 계속 축소되고 공정 요구사항이 점점 더 엄격해짐에 따라, 플라즈마 모델링과 시뮬레이션은 플라즈마 반응기의 설계, 제어, 최적화를 위한 도구로 점점 더 매력적이 되고 있습니다. 길이와 시간 척도의 차이에 기반하여 플라즈마 공정의 거동을 시뮬레이션하는 여러 기술이 사용됩니다. 시뮬레이션 기술 중 하나인 전산 유체 역학(CFD)은 엔지니어링 설계 특징의 유동장을 예측하고 실험적 한계를 외삽하는 데 널리 사용됩니다. 그 모델링은 유동 혼합 현상 조사에 적용되었으나, 식각 공정에서의 연구는 드뭅니다. 따라서 이 연구에서는 식각 공정을 위한 플라즈마 반응기의 열 유동장을 자세히 특성화하고, 실험에 유익한 수치 파라미터를 도출할 것을 제안합니다.

이 작업에서는 Si 및 기타 합금 반도체 위에 현수 에피택셜 Ge 층을 형성하여 소자 통합을 위해 식각을 수행했습니다. 시뮬레이션 결과는 실험으로 검증될 것이며, 따라서 초기 및 경계 조건과 수치 모델의 파라미터를 수정하여 데이터 신뢰성을 높일 것입니다. 실험과 시뮬레이션을 통해 최적 파라미터를 얻어 식각 기술을 개선하고, 더 높은 제작 공정 품질과 낮은 생산 비용으로 트랜지스터 개발을 달성할 것으로 기대합니다.

방법/실험

시작 기판은 70nm 상부 실리콘 층(p형, 9-18 Ω·cm)을 가진 SOI 웨이퍼였습니다. 웨이퍼는 RCA 표준 세정 1(SC-1)과 RCA 표준 세정 2(SC-2) 공정으로 세정하여 유기물, 원치 않는 금속, 입자를 제거했습니다. 이어서 탈수수로 헹구고 N₂로 건조했습니다. Ge 박막은 저압 화학 기상 증착 에피택셜 반응기(Epsilon 2000, ASM)에서 10% GeH₄를 전구체로 사용하여 증착했습니다. 수소를 캐리어 가스로 사용했습니다. Ge 박막 증착 전에 850°C, 10Torr에서 in-situ HCl 기반 전처리를 수행하여 웨이퍼 표면을 준비했습니다. 기판 온도를 400°C로 변경하여 10% GeH₄를 사용하여 SOI 웨이퍼 위에 Ge 박막을 성장시켰습니다. 증착된 Ge 박막의 두께는 투과 전자 현미경(TEM, 열방사 쇼트키형, 0.5-200kV)을 사용하여 결정했습니다. Ge 박막의 결정성은 X-선 회절(XRD) 분석(D8A, Bruker, CuKα 방사, λ = 1.5408Å, 20-70°)으로 조사했습니다. 또한 X'Pert MRD(PANalytical) 시스템을 사용하여 (004) 회절 피크 주변에서 Ω-2θ 스캔을 수행했습니다. 두 배 Ge {400} 채널-컷 크리스탈 콜리메이터를 사용하여 CuKα1 방사선을 선택했습니다. 표준 XRD 측정 동안 시료는 수평 위치에 고정되었고, 회절계의 소스와 검출기 암은 θ-θ 모드에서 이동했습니다. 상기 크리스탈 콜리메이터를 사용하여 중간 해상도 모드에서 역격자 공간 매핑을 수행했으며, 검출기 암 앞의 신틸레이션 카운터 앞에 0.4mm 폭의 슬릿이 있었습니다. Ge 층의 두께는 타원측정법(M2000, J.A. Woollam Co., λ = 193-1690nm) 측정을 통해 결정했습니다. 핀은 Cl₂/HBr 가스를 사용한 이방성 플라즈마 식각으로 형성했습니다. ZrO₂/TiN 게이트 형성 후, S/D에 B(1×10¹⁵ cm⁻², 15keV)를 이온 주입하고 550°C에서 30초간 급속 열 어닐링으로 활성화했습니다.

고선택성 Ge 건식 식각 메커니즘

전자와 중성자 반응은 등방적인 반면 이온 반응은 강한 방향성을 가지며 인가된 바이어스에 따라 변합니다. 바이어스 전력을 조정함으로써 이온을 원하는 방향으로 가속하여 식각 반응을 도울 수 있습니다. 일반적으로 Br은 Si와 자발적으로 반응하지 않으며 반응을 위해 고에너지 이온이 필요하다는 것이 인정되고 있습니다. 이온 보조 Br과 Cl 원자는 활성화 하에서 Ge 또는 Si 원자와 자발적으로 반응하여 휘발성 생성물 GeBr₄, GeCl₄, SiBr₄, SiCl₄를 형성하며, 이는 기판 표면에서 탈착되어 펌핑될 수 있습니다. Br과의 이온 보조 Si 화학 반응은 높은 이방성을 보인다는 것이 입증되었습니다. 바이어스 전력 변화에 따라 HBr을 사용하여 더 높은 수직 식각 속도를 얻었으며, 이는 Cl₂에 HBr 첨가가 식각 속도를 향상시킬 수 있음을 확인시켜줍니다. Cl- 및 Br-기반 플라즈마가 이온 보조 메커니즘으로 Ge와 Si를 식각하므로, Br⁺, Br²⁺, HBr⁺, Cl⁺, Cl₂⁺ 같은 이온의 에너지는 기판 홀더 바이어싱으로 제어할 수 있습니다. 상부 표면 식각과 네킹 영역 식각 모두에서 바이어스 전력 변화에 따른 측면 식각 속도의 뚜렷한 변화는 없었습니다. HBr 혼합물로 식각된 핀 구조에서 네킹 영역에 언더컷이 발견되었는데, Ge/Si 계면을 따른 결함에 의해 측면 식각이 강화되었기 때문입니다. 또한 마스크가 이온 플럭스의 측면 벽 타격으로 인해 형상 진화에 잠재적으로 영향을 미칠 수 있습니다. 이 현상은 프로파일이 깊어지고 측면 이온 속도 성분이 증가함에 따라 증폭됩니다. HBr-플라즈마 식각 공정의 높은 각도 의존성 때문에, 미스핏 전위로 인한 부분적으로 결합된 원자와 상대적으로 약한 Ge-Ge 및 Ge-Si 결합으로 인해 Ge/Si 계면에서 결정 구조가 상대적으로 약하다고 결론지을 수 있습니다. HBr/Cl₂ 비율과 바이어스 전력을 조정함으로써 Ge 소자 제작 중 다양한 유형의 핀 유사 구조를 얻을 수 있습니다. Ge와 Si의 식각 특성은 매우 유사합니다. Si를 식각하는 가스는 보통 Ge를 더 빠른 속도로 식각합니다. Ge와 Si 결합의 강도는 Ge-Ge = 263.6 ± 7.1 kJ mol⁻¹, Si-Si = 325 ± 7 kJ mol⁻¹로 나타났습니다. 다양한 바이어스 전력을 적용하여 이온의 방향성 가속으로 수직 식각 속도를 조정했습니다. 게이트 스택 공정 후 이미지를 기록했습니다. 수직 식각 속도는 산화물 기판 대비 박막 높이로부터 계산했습니다. 측면 식각 속도는 핀의 두 부분, 즉 핀 상부 표면의 측면 식각과 Ge/Si 계면 근처 네킹 영역의 식각으로부터 결정했습니다. 요약하자면, 바이어스 전력이 식각 공정에서 가장 중요한 파라미터로 실험적으로 밝혀졌으며, 따라서 소자 특성에 영향을 미칩니다.

이 연구에서 모든 식각 공정은 Lam Research의 TCP 9600 반응기에서 수행되었습니다. 이는 코일(상부 전극) 전력과 기판(하부 전극) 바이어스를 별도로 제어할 수 있는 트랜스포머 결합 플라즈마 반응기입니다. 헬륨 백사이드 냉각을 도입하여 기판 온도를 더 효과적으로 제어할 수 있도록 했습니다. 시료를 진공 그리스로 6인치 Si 캐리어 웨이퍼에 장착한 후 식각 챔버에 도입했습니다. HBr/Cl₂ 화학을 이방성 식각 공정에 활용했습니다. 공정 압력은 10mTorr로 제어했습니다. 상세한 실험 설정과 조건은 Hsu 등의 연구[4]에 나와 있습니다.

물리 모델

CFD를 사용하여 반응기 내부 정보에 접근하며, 챔버 내 높은 쿠드센 수로 인해 슬립 경계 조건을 가진 층류 흐름으로 간주합니다(그림 1). 현재 시뮬레이션에서 플라즈마 열 흐름은 운동량 방정식에서 혼합물로 간주되며, 입자 수송은 종 지배 방정식에서, 화학 반응은 석션 표면에서 관여합니다. 시뮬레이션을 위한 한 모델 케이스는 그림 3에 나와 있습니다. 입구 가스는 염소(Cl₂)와 브롬화 수소(HBr)의 혼합물입니다. 입구 혼합물 속도는 0.026m/s이며 온도는 333K로 유지됩니다. 석션과 챔버 벽은 작동 온도 473K로 가열됩니다. 이 플라즈마 흐름은 전기적 바이어스에 의해 구동되며 석션 표면에서 균일하고 반복 가능한 방식으로 화학 반응을 거쳐 최종적으로 반응기에서 배출됩니다. CAD 소프트웨어로 솔리드 모델링을 구축한 후, 그림 3과 같이 50,000 노드의 구조화된 격자로 메쉬 시스템을 구성했습니다. 임의의 제어 부피 V에 대해 적분 형태로 쓴 스칼라 양 ϕ의 과도 보존 방정식은 다음과 같습니다[19]:

수식 (1*)-(2*.4)는 원문 참조

반도체 물질 Si(s)와 Ge(s)는 가열된 석션 표면에서 다음 표면 반응에 의해 식각됩니다:

시뮬레이션에서는 Si 식각 공정을 Cl₂와 HBr 혼합물로 시연합니다.

결과 및 논의

물질 특성 분석

SOI 기판 위에 형성된 Ge 층의 단면 TEM 이미지가 그림 2a에 나와 있습니다. 보다시피 Ge/Si 계면에 미스핏 전위가 존재하며, 이는 에피택셜 Ge 박막 전체에 스레딩 전위를 초래합니다. 이러한 스레딩 전위는 Ge와 Si 간의 열적 불일치를 수용한다고 생각됩니다. 대부분의 스레딩 전위는 계면에서 80nm 이내에서 종료되지만, 많은 수가 박막 표면까지 전파됩니다. SOI 기판 위의 에피택셜 Ge 박막은 붕소로 이온 주입된 후 활성화되어 도펀트 분포와 활성화 수준을 조사했습니다. Ge 층 상부 130nm 부분에서 붕소 활성화율은 약 85%였습니다(PCOR-SIMS 및 확산 저항 프로파일링(SRP) 프로파일 참조, 그림 2b 참조). Ge/Si 계면 근처 Ge 층 하부에서는 결함 존재와 SRP 측정 한계로 인해 정공 농도가 크게 떨어졌습니다. 제작된 소자의 경우 결함이 있는 Ge/Si 계면 근처의 Ge가 선택적 식각으로 제거되었으므로 채널에서 수행된 PCOR-SIMS와 SRP 측정은 정확해야 합니다. 최대 활성화 수준 ~3×10¹⁹ cm⁻³은 기존 활성화 한계와 완전히 일치합니다. 저온 활성화(550°C)가 붕소 이온 주입 중에 수행되었기 때문에 기생 Si 채널 근처의 S/D는 고저항이었습니다(그림 2 참조); 이는 기생 Si 전도를 방지했습니다. 그림 3은 TiN/ZrO₂/Ge 금속-절연체-반도체 커패시터(MISCAPs)의 정전압-용량(CV) 특성을 보여줍니다. 고-k 유전체 증착 및 증착 후 어닐링 공정 중 불안정한 GeOₓ 층 형성을 방지하기 위해, Ge(001) 표면에 NH₃/H₂ 원격 플라즈마 처리를 통해 GeO₂가 아닌 질화물 기반 물질 Ge₃N₄를 계면 층으로 삽입했습니다. ZrO₂ 층은 원자층 증착으로 250°C에서 20사이클 증착했습니다. 측정된 CV 곡선은 1kHz에서 1MHz까지 주파수 분산이나 스트레치아웃이 없으며 일관됩니다. ZrO₂/Ge 계면 근처에서 트랩 준위를 생성하는 손실은 소수 캐리어 생성의 열 활성화 에너지를 p-Ge 밴드갭 에너지에 해당하는 것에서 미드갭 에너지로 이동시킵니다. 등가 산화막 두께(EOT)는 0.6nm이고, 미드갭 근처의 D_it(계면 트랩 밀도) 값은 저온 컨덕턴스 법으로 측정하여 ~3×10¹² cm² eV⁻¹입니다(그림 4 인셋 참조).

반응기 작동 파라미터 시뮬레이션

일반적인 정상 상태 층류 플라즈마 흐름 모델을 고속 PC에서 시뮬레이션했습니다. 입구 가스는 질량 분율 0.75의 Cl₂와 질량 분율 0.25의 HBr 혼합물입니다. 그림 5a는 반응기 챔버 내 저온 유입, 내부 고온, 입자 경로 라인의 등고선을 보여줍니다. 그림 5b는 생성물 SiCl₄의 질량 분율 등고선을 보여주며, 석션 위에는 낮은 농도, 석션 아래부터 출구까지 높은 농도를 보입니다. 또한 더 높은 Cl₂ 질량 분율이 식각에서 좋은 성능을 보이며, 이 노하우는 그림 6과 같이 현재 시뮬레이션으로 검증되었습니다. 수평 축은 석션 위 한 방사 위치 방향을 나타내며, 수직 축은 Si 식각 속도(kg/m²·s)를 나타냅니다. 그림 6은 입구 혼합물 75% Cl₂와 25% HBr로 더 나은 식각 공정이 달성됨을 보여주며, 이 혼합물을 본 연구에서 실험에 채택했습니다.

플라즈마 식각을 위한 챔버 내 전기 전위 분포로 컴퓨터 지원 실험의 타당성을 보여주는 또 다른 케이스입니다. 이 식각 공정의 기본 메커니즘을 바탕으로 그림 7과 같이 플라즈마 전력 밀도 분포를 위한 2D 시뮬레이션 모델을 개발했으며, 측정 데이터에 피팅하여 모델의 정확성을 확인하고 실험을 지원했습니다.

Sugai[21]가 제안한 바와 같이, 셀프 바이어스 전압은 RF 전극의 시스 정전용량(C_K)과 어스 전극의 정전용량(C_A)과 관련되어 다음과 같이 표현됩니다:

수식 (3*)는 원문 참조

그림 7의 현재 시뮬레이션에 따르면 셀프 바이어스 전압은 약 -700V로, 식 (3*)로부터 계산된 이론적 값 -650V에 가깝습니다. 따라서 공정 파라미터 조정뿐만 아니라 하드웨어 수정에도 시뮬레이션을 사용한 최적화를 수행할 것을 제안합니다. 이는 전체 런에 걸친 균일성을 보장하고 높은 품질, 저비용의 최적화된 공정으로 이어질 것입니다.

소자 제작 및 특성 분석

에피택셜 Ge 층은 원하는 피처 크기로 e-빔 리소그래피로 패터닝하여 핀으로 형성했습니다. 핀은 Cl₂/HBr 기반 플라즈마로 이방성 식각하여 Ge/Si 계면 근처의 고결함 Ge를 식각 제거했습니다. Ge의 Si보다 높은 식각 선택성과 결함 영역의 향상된 식각 속도로 SOI 위 부유 Ge 핀이 형성되었습니다[4]. SiO₂ 캡핑 층을 증착한 후 게이트 패터닝 후 스페이서가 되었습니다. 활성 영역 정의 후, ZrO₂ 층 게이트 스택을 각각 ALD로 형성했습니다. 제작된 소자의 채널 단면이 그림 8에 나와 있습니다. 핀 폭(W_fin)은 8×10¹⁹ cm⁻³의 채널 농도에 사용되며, 이는 SOI 위 블랭킷 Ge 에피 층에서 반데르파우 법으로 추출되었습니다. 채널 제어성은 채널 농도 증가와 W_fin 증가에 따라 감소합니다[12, 13]. 큰 채널 농도는 낮은 SS를 유지하기 위해 작은 W_fin을 요구합니다. 마지막으로 게이트 전극을 정의하고 증착했습니다. 그림 9는 핀 폭(W_fin) 18nm, 게이트 길이(L_g) 90nm인 삼각형 Ge 핀펫의 출력 및 전달 특성을 보여줍니다. Ge JL-FET의 I_on/I_off 비율은 10⁵까지 높으며 서브임계 스윙(SS)은 ~100 mV/dec⁻¹입니다. Si JL-FET의 전달 특성은 그림 10에 나와 있습니다. Si JL-FET의 I_on/I_off 비율은 ~10⁸로 높으며, SS는 90 mV/dec⁻¹, L_g는 80nm, W_fin은 20nm입니다. 그림 8에서도 게이트 전압 범위 ΔV_g가 약 0.5V로 Ge의 밴드갭(E_g/q = 0.66V)에 가깝습니다. 이는 그림 8에 표시된 I_d-V_g 곡선이 Ge 핀펫용임을 확인합니다. 그러나 그림 6에 표시된 게이트 전압 범위 ΔV_g는 약 1.8V로 Si의 밴드갭(E_g/q = 1.1V)에 가깝지만 Ge(E_g/q = 0.66V)에는 가깝지 않습니다. 따라서 그림 9에 표시된 I_d-V_g 곡선은 Ge JL-FET가 아닌 Si JL-FET용입니다. 이 관찰은 반도체 소자 물리학에 기반하며, Ge 및 Si 핀펫의 실험적으로 결정된 I_d-V_g 곡선과 단면 TEM/EDS Si 맵에 의해 뒷받침됩니다. 그림 11의 인셋 두 가지가 명확합니다. 인셋은 Ge 과식각 후 예상치 못한 Si JL-FET의 출력 및 전달 특성을 보여주며, 이 소자의 I_on/I_off 비율은 10⁸까지 높습니다. 그러나 -1V에서 ON 전류는 17 μA/μm⁻¹에 불과합니다. 높은 I_on/I_off 비율은 Ge 층이 아닌 Si 층에 기인합니다. Si 층만 남으면 소자는 실제로 Ge JL-FET가 아닌 Si JL-FET입니다.

결론

시뮬레이션 모델과 측정 데이터 간의 관계를 확인했습니다. 따라서 공정 파라미터 조정뿐만 아니라 하드웨어 수정에도 시뮬레이션을 사용한 최적화를 수행할 것을 제안합니다. 수치 시뮬레이션을 통해 반응기 작동 파라미터를 결정함으로써, Ge/Si 채널 형성을 위한 식각 공정 파라미터가 실험을 통해 최적화될 수 있음을 보였으며, 이는 식각 공정 개선과 제작 품질 향상 및 생산 비용 절감을 통한 트랜지스터 개발을 돕습니다. 실험 결과는 Ge 핀펫용으로 개발된 건식 식각 기술이 톨-핀 CMOS 소자 제작에도 매우 유용함을 나타냈습니다.