양측 게이트 제어 S/D 대칭 및 교체 가능한 양방향 터널 전계 효과 트랜지스터의 구조적 매개변수 및 내부 메커니즘의 영향에 관한 연구

소개

전력 소비는 집적 회로 산업의 주요 문제 중 하나입니다. 장치가 켜진 상태에서 작동하는 경우 전도 전류는 특정 임계값에 도달해야 합니다. 전류가 임계값에 도달하면 해당 게이트 전압이 임계값 전압으로 정의됩니다. 장치가 오프 상태일 때 해당 게이트 전압은 임계 온 상태와 다른 값이어야 하며, 이를 종종 오프 상태 전압이라고 합니다. 하위 임계값 스윙(SS)의 개념은 전류가 10배 증가할 때 게이트 전압의 변화와 동일한 오프 상태와 임계 온 상태 사이에서 작동하는 장치에 적용할 수 있습니다. 장치가 잘 설계되면 장치의 임계 온 상태 전류 값, 임계값 전압 및 오프 상태 전압이 결정됩니다. 그러면 SS가 작을수록 하위 임계값 영역의 더 강한 전류 변화, 오프 상태에서 디바이스의 더 작은 정적 전류 및 디바이스의 더 낮은 정적 전력 소비에 해당합니다. 집적회로에 널리 사용되는 기본 단위 셀인 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 SS는 장치가 작동하는 동안 생성되는 전류의 물리적 메커니즘에 의해 제한되며 한계값인 60보다 낮을 수 없습니다. mV/dec. 이러한 한계를 극복하기 위해 최근 몇 년 동안 실리콘 기반 기술에 기반한 터널 전계 효과 트랜지스터(PIN 또는 NIP TFET)가 제안되었습니다. 기존의 TFET는 p 사이에 저도핑 진성 반도체 층을 추가하여 형성됩니다. - 및 n -형 반도체 재료. MOSFET에 비해 TFET는 높은 감도와 낮은 정적 전력 소비의 장점이 있습니다[1]. TFET는 기존 MOSFET에서와 같이 장벽을 통해 열이온 방출을 변조하는 대신 장벽을 통해 양자 터널링을 변조하여 전환됩니다. 따라서 TFET는 MOSFET의 SS를 실온에서 60mV/dec로 제한하는 캐리어의 열 Maxwell-Boltzmann 꼬리에 의해 제한되지 않습니다[2](300K에서 정확히 63mV/dec). 이 개념은 Chang et al.에 의해 제안되었습니다. IBM에서 근무하는 동안 [3]. IBM의 Joerg Appenzeller와 그의 동료들은 TFET의 SS가 60mV/dec보다 낮을 수 있음을 처음으로 보여주었습니다. TFET는 MOSFET의 병목 현상을 극복하고 IC 전력 소비를 크게 줄이는 에너지 효율적인 전자 스위치[4]로 사용할 수 있습니다. 생산 공정은 MOSFET과 호환됩니다. 차세대 집적회로의 기본 단위로 MOSFET 트랜지스터를 대체할 가능성이 높다. 따라서 TFET는 최근 몇 년 동안 뜨거운 주제가 되었습니다[5, 6]. SS, 순방향 전류 및 역방향 누설 측면에서 TFET의 성능을 향상시키기 위해 TFET 소자의 구조 설계 및 최적화에 대한 많은 연구가 수행되었으며, 주로 소자 채널 및 게이트 전극의 구조 형상 개선에 중점을 둡니다[7 ,8,9,10,11,12] 및 다른 일 함수를 갖는 게이트 유전체 재료. 게이트 유전 물질[13,14,15]과 유전 상수가 다른 게이트 유전 물질의 특성 분석 및 구조 최적화가 수행되었습니다[15,16,17,18,19,20]. 소자 물리학에서 이중 게이트 구조[21,22,23,24,25,26,27] 및 주변 게이트 구조[28,29,30,31,32,33]를 갖는 TFET의 분석적 모델링은 또한 광범위하게 수행되었습니다. MOSFET에 비해 실리콘 기반 TFET의 한 가지 단점은 순방향 전류가 더 작고 순방향 전류의 크기는 터널링 전류 생성의 효율성에 의해 결정됩니다. 밴드-투-밴드 터널링 전류를 생성하는 영역에서 가전자대와 전도대 사이의 밴드갭을 줄이거나 터널링 영역의 두께를 줄임으로써 터널링 전류 생성 효율을 높일 수 있다. 따라서 재료 공학에서 협대역 갭 반도체 재료와 이종 접합 터널링 구조를 기반으로 한 TFET 장치가 광범위하게 개발되었습니다[34,35,36,37,38]. 한편, 초박막 두께의 터널링 층으로서 TFET에 2차원 물질을 도입하는 것이 광범위하게 연구되었다[39,40,41,42,43,44]. 또한, 일부 논문에서는 터널링 밴드 갭 인터리빙에 대한 소스 도핑의 효과[45], TFET의 하위 임계값 특성에 대한 트랩 보조 터널링의 영향[46], 랜덤 효과[46]와 같은 TFET의 신뢰성을 보고했습니다. 장치 성능 교란에 대한 도핑[47]. 그러나 현재의 연구 결과는 주로 단일 TFET의 기본 작동 특성과 작동 원리를 목표로 하고 있으며, TFET 연구 개발의 가장 중요한 근본적인 목적은 저전력 소모의 기본 구조 단위를 제공하고 기존 MOSFET 구조를 대체하는 것입니다. . 이 기본 목표를 달성하려면 MOSFET 기술과의 호환성을 확인하기 위해 특정 회로에 설정해야 합니다. 현재 아날로그 및 혼합 신호 회로[48,49,50], 디지털 논리 회로[50, 51], 전력 관리 회로 설계[52] 등 TFET 소자를 기반으로 한 회로 설계 전략에 대한 연구가 점차 진행되고 있다. MOSFET 및 TFET에 기반한 하이브리드 회로 설계에 대한 연구도 있습니다[53]. 그러나 소스 영역과 드레인 영역의 도핑 유형이 서로 반대이므로 소스 영역과 드레인 영역의 비대칭이 발생합니다. 이 비대칭 구조로 인해 MOSFET을 소스/드레인 대칭으로 완전히 대체할 수 없습니다.

n -유형 TFET를 예로 들 수 있습니다. p가 있는 면 -유형 불순물이 소스 영역으로 사용되는 반면, 다른 쪽은 n -형 불순물은 드레인 영역으로 사용됩니다. 장치가 작동할 때 드레인 영역에서 소스 영역으로 양의 전위차가 인가되어야 합니다. 소스 전극과 드레인 전극이 바뀌면 p -유형 불순물 영역은 n에 비해 더 높은 전위로 설정됩니다. -유형 불순물 영역, 그 다음 p에 의해 형성된 PN 접합 -유형 불순물 영역 및 n -형 불순물 영역은 항상 양의 바이어스 상태에 있으므로 게이트 전극의 제어 기능이 실패하고 TFET는 거의 항상 켜진 상태에 있고 끌 수 없습니다. 즉, TFET 스위치 기능의 장애를 일으킵니다. 즉, 트랜지스터의 양방향 스위칭 특성을 이용해야만 정상적으로 동작해야 하는 회로 기능 모듈(전송 게이트 등)은 이러한 문제를 해결하기 위해 소스와 드레인의 비대칭 구조를 갖는 기존의 TFET를 사용하여 구현하기 어렵다. , 우리는 소스 드레인 대칭 및 상호 교환 가능한 양방향 TFET(B-TFET)[54]를 제안했는데, 이는 기존의 비대칭 TFET에 비해 양방향 스위칭 특성 및 CMOS 집적 회로와의 호환성의 이점을 보여줍니다. 이 논문에서 우리는 평면 채널을 가진 수정된 양방향 게이트 제어 B-TFET를 제안했습니다. N ⁺ 의 도핑 농도와 같은 주요 구조적 매개변수의 영향 지역 및 P ⁺ 지역, N ⁺ 의 길이 고유 영역의 영역 및 길이, 장치 성능, 예:전달 특성, I _켜기 –나 _꺼짐 비율 및 하위 임계값 스윙은 물리적 분석을 기반으로 자세히 설명됩니다. 그 후 이러한 주요 구조적 매개변수가 최적화됩니다.

방법

그림 1a는 평면 채널이 있는 양방향 게이트 제어 N형 B-TFET의 개략적인 평면도를 보여줍니다. 그림 1b는 양방향 게이트 제어 N형 B-TFET의 단면도를 보여줍니다. 기존의 TFET와 달리 제안된 B-TFET는 완전히 대칭적이며 소스/드레인 교체 가능한 P ⁺ - 도핑된 영역은 실리콘 본체의 각 측면에 배치되고 게이트 전극은 실리콘 본체의 양면에 배치됩니다. 전체 장치 구조는 대칭입니다. N ⁺ - 도핑된 영역은 실리콘 본체의 중앙 부분에 있습니다. 엘 그리고 W 는 각각 제안된 장치의 전체 길이와 전체 너비입니다. 엘 _나 는 고유 영역의 길이입니다. 엘 _N+ N ⁺ 의 길이입니다. 지역; 엘 _S/D 그리고 W _S/D P ⁺ 의 길이와 너비입니다. 각각 소스/드레인 교환 가능 영역; \(T\)는 실리콘 본체 두께입니다. \(t_{{{\text{ox}}}}\)는 게이트 산화물의 두께입니다. \(t_{i}\)는 S/D 영역과 게이트 산화물 사이의 진성 터널 영역의 두께입니다.

<그림>

아 평면 채널이 있는 양방향 게이트 제어 N형 B-TFET의 개략적인 평면도. ㄴ 양방향 게이트 제어 N형 B-TFET의 단면도

본 논문에서는 Fermi 통계 모델, CVT 이동성 모델, Auger 재조합 모델, band-gap-narrowing 모델 및 표준 band-to-band 터널링 모델과 같은 모든 물리적 모델을 켭니다. 이 문서에 있는 장치의 모든 매개변수는 표 1에 나열되어 있습니다.

결과 및 토론

그림 2a, b는 \(N_{ D}\) (\(10^{18}\)–\(10^{21} \,{\text{cm}}^{ - 3}\)). 그림 2a에서 \(N_{D}\)는 역 바이어스된 드레인-소스 누설 전류의 강도에 영향을 줍니다. 도핑 농도가 증가함에 따라 누설 전류가 크게 억제되고 순방향 전류는 크게 변하지 않습니다. 그림 2b에서 SS 및 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\)도 \(N_{D}\ ). 도핑 농도가 증가함에 따라 역 누설 전류가 크게 억제되기 때문에 정적 동작점에서 전류가 감소하므로 평균 SS도 감소합니다. 순방향 전류는 역 누설보다 훨씬 덜 영향을 받기 때문에 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율이 증가함에 따라 증가합니다. 도핑 농도에서. 그림 2c, d는 \(N_{D}\)가 10 ¹⁹ 인 제안된 B-TFET의 2차원 전위 분포를 보여줍니다. cm ⁻³ 및 10 ²¹ cm ⁻³ , 각각. 게이트 전극이 역방향으로 바이어스되면 순방향 바이어스된 드레인 전극과 역방향 바이어스된 게이트 전극 사이에 강한 전기장이 생성되어 드레인 영역 근처에서 강한 대역 간 터널링이 발생합니다. 생성된 전자-정공 쌍 중에서 전자는 드레인 전극에서 직접 흘러나올 수 있는 반면 가전자대 정공은 N ⁺ 영역, 소스 측의 진성 영역에 이어 소스 전극에 의해 방전되어 연속 누설 전류를 형성합니다. 누설 전류를 최소화하려면 대역 간 터널링에 의해 생성된 구멍이 N + 영역 밖으로 흐르는 것을 효과적으로 차단해야 합니다. 농도가 낮은 N + 영역에 비해 농도가 높은 N + 영역은 P + 영역과 N + 영역 사이에 더 큰 전위차를 형성합니다. 즉, 진성영역과 N + 영역의 경계에서 전위값이 증가합니다. 농도가 더 높은 N + 영역이 소스와 드레인 사이에 더 큰 전자 농도 차이를 생성할 수 있기 때문에 \(N_{D}\)의 증가와 함께. 그러면 N + 영역에서 N + 영역 양쪽의 진성영역으로 더 많은 전자가 확산될 수 있으며, 이는 이온화 후 N + 영역의 양전하(주로 도너로 구성됨)의 양을 증가시켜 결과적으로 전위를 증가시킨다. P + 영역과 N + 영역의 차이. 도핑 농도가 높은 N + 영역은 이온화 후 소스 측과 드레인 측 모두보다 전위가 높기 때문에 드레인 영역 근처에서 밴드 대 밴드 터널링에 의해 생성된 정공을 더 효과적으로 차단할 수 있으며, 이는 더 효과적으로 누설 전류.

<사진>

아 \(I_{{{\text{ds}}}}{-}V_{{{\text{gs}}}}\) 전달 특성 및 b 다른 \(N_{D)를 갖는 제안된 B-TFET의 SS 및 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율의 변화 }\); c를 사용하여 역으로 편향된 2차원 전위 분포 아니 _디 =10 ¹⁹ cm ⁻³ 그리고 d 아니 _디 =10 ²¹ cm ⁻³

N + 영역의 도핑 농도 외에도 역 바이어스된 누설 전류에 상당한 영향을 줄 수 있는 N + 영역의 또 다른 주요 매개변수는 N + 영역의 길이입니다. 그림 3a, b는 가 다른 제안된 B-TFET의 \(I_{{{\text{ds}}}}{-}V_{{{\text{gs}}}}\) 전달 특성을 보여줍니다. 엘 _N+ . 역 바이어스된 누설 전류는 L이 증가함에 따라 크게 감소합니다. _N+ . 그림 2b에서 볼 수 있듯이 하위 임계값 스윙 및 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\)도 L _N+ . L의 증가와 함께 _N+ , 역 누설 전류가 크게 억제되기 때문에 정적 동작 지점의 전류와 평균 SS도 감소합니다. 순방향 전류는 역 누설보다 훨씬 적은 영향을 받으며 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율이 증가함에 따라 증가합니다. L _N+ . 그림 3c, d는 L이 있는 제안된 B-TFET의 2차원 정공 농도 분포를 보여줍니다. _N+ 각각 2nm 및 80nm와 같습니다. L일 때 _N+ 2nm와 같으면 N + 영역의 최소 정공 농도가 10 ¹⁷ 보다 큽니다. cm ⁻³ , 동안 L _N+ 80nm와 동일하고 최소 홀 농도는 10 ¹⁴ 미만입니다. cm ⁻³ . N + 영역의 길이가 증가하면 구멍이 N + 영역을 통과하는 것을 방지하는 능력이 향상됩니다. N + 영역의 비평형 소수 캐리어로서 N + 영역이 더 길면 더 많은 정공이 N + 영역을 통과하기 전에 전자와 재결합하므로 N + 영역의 길이가 증가하면 N + 영역을 형성할 수도 있습니다. 연속 역 바이어스 누설 전류. 평균 SS는 40.2mV/dec로 감소될 수 있으며 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율은 10<섭>10 .

<그림>

아 \(I_{{{\text{ds}}}}{-}V_{{{\text{gs}}}}\) 특성; ㄴ L_{가 다른 제안된 B-TFET의 SS 및 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율의 변화 N+}; L에 대해 역 바이어스된 제안된 B-TFET의 2차원 홀 농도 분포 _N+ (3) 2nm 및 (4) 80nm와 동일

그림 4a, b는 \(I_{{{\text{ds}}}}{-}V_{{{\text{gs}}}}\) 전달 특성과 SS 및 \(I_{{{ \text{on}}}}{-}I_{{{\text{off}}}}\) L이 다른 제안된 B-TFET의 비율 _나 , 각각. 순방향 전류는 L이 증가함에 따라 감소합니다. _나 고유 영역의 저항은 자체 길이에 비례하기 때문입니다. 그런 다음 순방향 전류를 최대화하려면 진성 영역의 길이를 최소화해야 합니다. 그러나 진성영역의 길이가 감소하면 소스 P + 영역과 N + 영역 사이의 진성영역의 전계가 강화되어 이 영역 부근의 밴딩 밴드가 드레인 전극 부근의 진성영역보다 커지게 되어 더 역 바이어스 된 누설 전류. 그림 4c, d는 L에 대해 제안된 B-TFET의 2차원 역 바이어스 전위 분포를 보여줍니다. _나 각각 4nm 및 100nm와 같습니다. 가장 짧은 L _나 (4 nm)의 경우, 소스 P + 영역과 소스 전극 근처의 N + 영역 사이의 진성 영역의 전기장은 드레인 P + 영역과 N + 근처의 N + 영역 사이의 진성 영역보다 훨씬 강합니다. 드레인 전극. 그러면 누설 전류가 거의 일정하게 유지되며 이는 게이트 전압의 변화와 무관합니다. 그림 4b는 L의 최적 값 범위를 보여줍니다. _나 여기서 SS는 41mV/dec의 계곡 값으로 감소하고 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}} }\) 비율이 거의 10 ⁸ 의 최대값으로 증가합니다. .

<그림>

아 \(I_{{{\text{ds}}}}{-}V_{{{\text{gs}}}}\) B-TFET 및 b 특성 다른 \(L_{i}\)에 따른 SS 및 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율의 변화; L에 대해 제안된 B-TFET의 2차원 역 바이어스 전위 분포 _나 c와 동일 20nm 및 d 100nm

그림 5a, b는 \(I_{{{\text{ds}}}}{-}V_{{{\text{ds}}}}\) 전달 특성과 SS 및 \(I_{{{ \text{on}}}}{-}I_{{{\text{off}}}}\) 다른 \(N_{A}\)를 가진 제안된 B-TFET의 비율. 그림 5a는 P + 도핑된 영역의 농도를 높임으로써 더 적은 SS와 더 큰 순방향 전류를 얻을 수 있음을 보여줍니다. 역 바이어스된 누설 전류는 \(N_{A}\)의 변화에 ​​의해 분명히 영향을 받지 않지만, 순방향 전류는 \(N_{A}\)의 증가에 따라 증가할 수 있습니다. 그림 5b에서 SS와 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율은 \(N_{A }\). 그림 5c, d는 \(N_{A}\)가 10 ¹⁹ 인 제안된 B-TFET의 2차원 전기장 분포를 보여줍니다. cm ⁻³ 및 10 ²¹ cm ⁻³ , 각각. \(N_{A}\)의 증가는 고유 터널 영역의 전기장을 강화합니다. 그러면 제안된 B-TFET의 순방향 전류를 향상시키는 대역 간 터널링을 통해 더 많은 전자-정공 쌍이 생성될 수 있습니다.

<그림>

아 \(I_{{{\text{ds}}}}{-}V_{{{\text{gs}}}}\) 전달 특성, b 다른 \(N_{A}를 갖는 제안된 B-TFET의 SS 및 \(I_{{{\text{on}}}}}{-}I_{{{\text{off}}}}\) 비율의 변화 \). (3) 10 ¹⁹ 과 동일한 \(N_{A}\)에 대한 제안된 B-TFET의 2차원 역 바이어스 전기장 분포 cm ⁻³ 및 (4) 10 ²¹ cm ⁻³

위의 논의에 따르면 \(N_{D}\) 및 \(N_{A}\) 모두 가능한 최대 값으로 설정되어야 합니다. L의 최적 값 범위 _나 7~10nm입니다. 그러나 정적 전력 소비와 L 사이에는 절충점이 있습니다. _N+ . 그림 6은 L<이 다른 최적화된 B-TFET의 \(I_{{{\text{ds}}}}{-}V_{{{\text{ds}}}}\) 전달 특성을 보여줍니다. /나> _N+ . 엘 _N+ 다양한 정적 전력 소비 설계 요구 사항에 따라 선택할 수 있습니다. 절충안으로 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율이 10 ⁸ , L_N+ 20nm 이상인 것이 좋습니다. 온 전류가 약 6 × 10 ^–6 으로 증가합니다. A, SS는 38mV/dec로 감소합니다.

<그림>

\(I_{{{\text{ds}}}}{-}V_{{{\text{ds}}}}\) L_N+가 다른 최적화된 B-TFET의 전달 특성

결론

이 논문에서는 양방향 게이트 제어 S/D 대칭 및 교체 가능한 양방향 터널링 전계 효과 트랜지스터의 구조적 매개변수와 내부 메커니즘의 영향을 분석합니다. N + 영역의 농도와 길이, P + 와 N + 영역 사이의 고유영역 길이, P + 영역의 농도와 같은 주요 매개변수의 영향에 대해 자세히 설명했습니다. B-TFET는 기존의 TFET에 비해 역 바이어스된 누설 전류에 대한 저항이 강한 장점이 있습니다. 그 후, 더 낮은 평균 SS 및 더 높은 \(I_{{{\text{on}}}}{-}I_{{{\text{off}}}}\) 비율과 같은 좋은 성능을 얻을 수 있습니다. 또한, 구조적 대칭성과 소스/드레인 교체 및 양방향 스위칭 특성으로 인해 CMOS 회로와 더 호환됩니다.

데이터 및 자료의 가용성

우리는 "경쟁 이익" 아래에 우리 자신과 공동 저자를 대신하여 데이터 및 자료의 가용성에 대한 설명을 포함했습니다. 사용 가능한 모든 데이터와 자료는 원본 작업입니다. 모든 데이터는 추가 데이터 및 지원 자료 없이 원고에 명확하게 제공되었습니다.

약어

L :

제안된 장치의 전체 길이

W :

제안된 장치의 전체 너비

L _나 :

고유 영역의 길이

L _{N +} :

N ⁺ 의 길이 지역

L _{S / D} :

P ⁺ 의 길이 소스/드레인 교환 가능 영역

W _{S / D} :

P ⁺ 너비 소스/드레인 교환 가능 영역

\(T\) :

실리콘 본체 두께

\(t_{{{\text{ox}}}}\) :

게이트 산화물의 두께

\(t_{i}\) :

S/D 영역과 게이트 산화물 사이의 진성 터널 영역의 두께

MOSFET:

금속 산화물 반도체 전계 효과 트랜지스터

TFET:

터널 전계 효과 트랜지스터

전이 금속 원자의 흡착에 의한 Janus WSSe 단층의 자기 특성 조작 수직 GaN 기반 PN 다이오드에 대한 최근 진행 상황 검토