단계적 채널 두께 설계로 DG TFET 효율 향상: 시뮬레이션 연구

요약

이중 게이트 터널 전계 효과 트랜지스터(DG TFET)는 누설 전류와 서브임계 스윙(SS)의 한계를 극복할 것으로 기대됩니다. 그러나 대칭적인 소스/드레인 구조로 인해 양극성(ambipolar) 거동 문제가 있습니다. 양극성 전류를 극복하기 위해 소스와 드레인 사이에 비대칭성을 도입해야 합니다. 본 논문에서는 2D 시뮬레이션을 활용하여 단계적 채널 두께(SC TFET)를 가진 DG TFET의 성능을 조사합니다. 소스와 드레인 간의 비대칭성은 단계적 채널 두께를 통해 도입되어 양극성 거동이 완화될 것으로 예상됩니다. 결과적으로 SC TFET은 기존 DG TFET에 비해 양극성 전류가 현저히 감소함을 보입니다. SC TFET의 메커니즘을 철저히 논의하여 물리적 통찰력을 탐구했습니다. 구조 매개변수가 개시 전압(V_onset), 서브임계 스윙, 온 상태 및 양극성 상태에서의 드레인 전류에 미치는 영향도 최적 구조 결정을 위해 제시되었습니다.

배경

극한 스케일링 공정이 계속됨에 따라 기존 MOSFET을 사용한 CMOS 기술은 누설 전류 증가와 서브임계 스윙(SS) 등 다양한 과제에 직면해 있습니다[1-8]. 밴드-밴드 터널링(BTBT) 메커니즘을 이용하는 터널 전계 효과 트랜지스터(TFET)는 누설 전류와 SS의 한계를 극복할 것으로 기대됩니다. 실리콘 기반 TFET은 높은 신뢰성과 저비용 등의 장점을 가집니다. 그러나 기존 실리콘 기반 TFET은 제한된 BTBT 비율로 인해 MOSFET에 비해 상대적으로 낮은 온 전류를 보입니다[9-11]. 실리콘 기반 TFET의 잠재력을 개발하기 위해 최근 다양한 새로운 TFET 구조가 온 상태 전류 향상을 위해 제안되었습니다. 이중 게이트 TFET(DG TFET)은 향상된 BTBT 비율로 온 전류가 개선됩니다[12-14]. 그러나 DG TFET의 양극성 전류도 BTBT 비율 개선이 양극성 상태에서도 활성화되므로 증가합니다[15]. 양극성 전류를 추가로 극복하기 위해 소스와 드레인 사이에 비대칭성을 도입해야 합니다[16]. 게이트-드레인 언더랩과 낮은 드레인 도핑 농도는 양극성 문제를 완화하는 일반적인 방법입니다[17-19]. 하지만 게이트-드레인 언더랩은 더 큰 S/D 거리를 요구하고 낮은 드레인 도핑 농도는 직렬 저항을 증가시킵니다[15]. 이전 연구에서 드레인 언더랩을 가진 TFET의 양극성 효과가 저-k 스페이서 사용과 상하단 구성의 접점 배치를 통해 추가로 완화될 수 있음이 밝혀져[15], 결합된 비대칭 전략이 TFET 성능 향상에 의미 있을 수 있음을 시사했습니다. 이전 연구에서 비대칭 핀 폭을 가진 FinFET이 FinFET 성능을 개선함이 입증되었습니다[20]. 또한 채널 두께 t_si가 DG TFET의 BTBT 비율에 상당한 영향을 미치는 것으로 여겨집니다[21]; 따라서 소스 두께와 드레인 두께 간의 비대칭성이 양극성 전류를 추가로 완화할 수 있으며 철저히 연구될 필요가 있습니다.

본 논문에서는 단계적 채널 두께를 가진 DG TFET(SC TFET)의 다양한 성능을 조사합니다. 소스와 드레인 간의 비대칭성은 단계적 채널 두께를 통해 도입되어 양극성 전류가 감소될 것으로 예상됩니다. 본 논문의 나머지 부분은 다음과 같이 구성됩니다: 2절에서는 장치 구조와 시뮬레이션 설정을 제시합니다. 3절에서는 SC TFET의 메커니즘을 철저히 논의합니다. 구조 매개변수가 전달 곡선, 개시 전압(V_onset), 평균 SS, 온/양극성 상태 드레인 전류에 미치는 영향에 대한 자세한 논의도 제시됩니다. 마지막으로 4절에서 본 논문의 발견을 정리합니다.

구조 및 시뮬레이션

본 논문에서 고려한 SC TFET의 개략도는 그림 1a에 나와 있습니다. 소스 영역 근처의 채널 두께는 드레인 영역 근처의 채널 두께와 같지 않습니다. 채널 두께는 채널 영역의 특정 지점에서 계단식으로 변합니다. 단계 높이와 단계 위치는 각각 H와 L_s로 표시됩니다. t_si1과 t_si2는 각각 소스 영역 근처와 드레인 영역 근처의 채널 두께입니다. 시뮬레이션에서 유효 산화막 두께(EOT)는 1 nm입니다. 소스 영역은 높은 p-도핑(10²⁰ atoms/cm³), 드레인 영역은 높은 n-도핑(10²⁰ atoms/cm³)으로 직렬 저항을 줄입니다[15], 채널 영역은 낮은 n-도핑(10¹⁷ atoms/cm³)입니다. 다양한 채널 두께 설정에 따른 개시 전압 분석을 위해 금속 게이트의 일함수는 4.5 eV로 고정했고, 게이트 길이는 채널 길이 L_ch와 같게 50 nm로 설정했습니다[22-25]. 시뮬레이션은 Sentaurus TCAD 릴리스 I-2013.12[26,27]를 사용하여 수행했습니다. 도핑 의존 모델과 전계 의존 이동도 모델은 각각 Philips 통합 이동도 모델과 Lombardi 이동도 모델을 사용했습니다. 페르미-디랙 통계, 쇼클리-리드-홀 및 오제 재결합 모델도 활용했습니다. 고농도 소스/드레인 영역을 고려하기 위해 밴드갭 좁아짐 모델을 활성화했습니다. 비국소 BTBT 모델(Wentzel-Kramer-Brillouin(WKB) 근사 기반, [28]의 실험 결과로 조정)과 밀도 기울기 양자화 모델을 활성화하여 정확한 시뮬레이션을 달성했습니다[29,30]. 개시 전압은 서브임계 스윙이 최대가 되는 게이트 전압으로 정의했습니다. 평균 SS는 오프 상태 전류부터 I_d = 10⁻¹¹ A/μm까지 추출했습니다.

결과 및 논의

전달 곡선 및 메커니즘

그림 1b는 SC TFET과 기존 DG TFET의 로그 및 선형 스케일 전달 곡선을 보여줍니다. 그림 1b에서 온 상태, 오프 상태, 양극성 상태를 표시했습니다. TFET에서는 더 높은 온 상태 전류와 더 낮은 양극성 상태 전류가 항상 바람직하며, 이는 V_onset과 SS가 낮고 오프 상태가 넓은 전압 범위를 가져야 함을 요구합니다. 그림 1b에서 채널 두께 10 nm인 기존 DG TFET의 V_onset이 20 nm인 것보다 낮음을 볼 수 있습니다. t_si = 10 nm인 기존 DG TFET의 추출된 V_onset은 0.04 V, 평균 SS는 44.8 mV/dec입니다. t_si = 20 nm인 기존 DG TFET의 V_onset과 평균 SS는 각각 0.1 V, 50.6 mV/dec입니다. t_si = 10 nm인 기존 DG TFET의 드레인 전류는 t_si = 20 nm인 것에 비해 94.7% 향상되었습니다. 이 드레인 전류 향상의 주된 이유는 감소된 SS와 V_onset입니다. 그러나 t_si = 10 nm인 기존 DG TFET의 오프 상태 범위는 0.17 V에 불과합니다. 비교적으로 t_si = 20 nm인 기존 DG TFET은 0.45 V의 오프 상태 범위를 보입니다. 결과적으로 t_si = 20 nm인 기존 DG TFET의 양극성 상태 전류는 t_si = 10 nm인 것에 비해 3개 주기만큼 감소합니다.

공정한 비교를 위해 SC TFET의 t_si1과 t_si2는 위 기존 DG TFET의 채널 두께와 각각 같습니다. SC TFET의 더 좁은 채널 두께 t_si1은 10 nm, 더 넓은 채널 두께 t_si2는 20 nm입니다. 단계 위치는 채널 중앙으로 가정하여 L_s = 25 nm입니다. SC TFET이 온 상태에서 높은 드레인 전류와 넓은 오프 상태 범위 등 유망한 특성을 보임을 관찰할 수 있습니다. SC TFET의 온 상태 드레인 전류는 t_si = 10 nm인 기존 DG TFET과 유사하며, 평균 SS는 45.8 mV/dec, V_onset은 0.03 V입니다. 그러나 SC TFET의 오프 상태 범위는 123.5% 향상되었고, 양극성 상태 전류도 t_si = 10 nm인 기존 DG TFET에 비해 3개 주기만큼 감소했습니다. 결과적으로 SC TFET의 온 상태 특성은 좁은 채널 두께를 가진 기존 DG TFET과 유사하며, SC TFET은 넓은 채널 두께를 가진 기존 DG TFET과 거의 평행한 오프/양극성 곡선을 보입니다. 따라서 SC TFET은 낮은 SS, 감소된 V_onset, 넓은 오프 상태 범위를 동시에 달성할 수 있습니다.

SC TFET의 물리적 메커니즘을 탐구하기 위해 온 상태, 개시점 근처, 양극성 상태에서 BTBT 비율과 에너지 밴드 다이어그램을 비교했습니다. 그림 2a는 SC TFET과 기존 DG TFET들의 BTBT 비율을 보여줍니다. BTBT 비율이 채널 두께에 강하게 의존함을 볼 수 있습니다. 사실 채널 두께와 BTBT 전류 I_BTBT 간의 관계는 다음과 같이 표현할 수 있습니다[31]:

I_BTBT ∝ exp(-4λ√(2m*E_g²ᐟ³) / 3ħ(ΔΦ+E_g)) (1)

여기서 λ = (ε_sit_sit_ox/2ε_ox)¹ᐟ²는 자연 길이, ε_si와 ε_ox는 각각 실리콘과 산화막 유전율, t_ox는 산화막 두께입니다. ΔΦ는 터널링이 일어날 수 있는 에너지 범위, E_g는 터널 접합에서의 밴드갭, m*은 터널링 질량입니다. 식 (1)은 I_BTBT가 t_si 감소에 따라 증가해야 함을 나타냅니다. 따라서 t_si = 10 nm인 기존 DG TFET의 BTBT 비율이 t_si = 20 nm인 것보다 커야 합니다. SC TFET은 t_si = 10 nm인 기존 DG TFET과 유사한 BTBT 비율 분포를 보입니다. 이는 온 상태에서 BTBT가 주로 소스 접합 근처에서 발생하므로 소스 접합 근처의 채널 두께가 온 상태 BTBT 비율을 결정하기 때문입니다. 그림 2b는 SC TFET과 기존 DG TFET들의 에너지 밴드 다이어그램을 보여줍니다. BTBT 비율이 근본적으로 터널링 거리와 관련되므로, 터널링 거리를 명확히 보여주는 에너지 밴드 다이어그램이 BTBT 비율 변화의 기원을 설명합니다. 그림 2b에서 SC TFET의 최소 터널링 거리는 소스 접합 근처에 위치하며 t_si = 10 nm인 기존 DG TFET과 거의 같습니다. t_si = 20 nm인 기존 DG TFET의 최소 터널링 거리는 현저히 넓어 BTBT 비율이 SC TFET과 더 얇은 채널 두께를 가진 기존 DG TFET에 비해 감소합니다.

그림 3a는 게이트 전압이 0이고 개시 전압에 가까울 때의 BTBT 비율을 보여줍니다. SC TFET이 가장 높은 BTBT 비율을 가지며, 그다음 t_si = 10 nm인 기존 DG TFET, t_si = 20 nm인 기존 DG TFET이 가장 낮음을 볼 수 있습니다. 그림 3b는 해당 에너지 밴드 다이어그램을 보여줍니다. 원자가 밴드에서 전도 밴드까지의 최소 거리가 채널 영역 중앙에 위치함을 관찰할 수 있습니다. 또한 더 넓은 채널 두께를 가진 기존 DG TFET의 최소 거리가 SC TFET과 더 얇은 채널 두께를 가진 기존 DG TFET보다 깁니다. 이는 채널 두께가 개시점에서의 BTBT 비율에도 상당한 영향을 미침을 나타냅니다. 따라서 V_onset도 채널 두께에 의존합니다. 또 다른 사실은 SC TFET이 t_si = 10 nm인 기존 DG TFET보다 더 큰 BTBT 비율을 보인다는 점입니다. 이는 게이트 전극 모서리에 의한 전위 분포 변화 때문으로 다른 연구에서도 관찰됩니다[32,33]. 결과적으로 SC TFET이 가장 낮은 V_onset을 보이고, 그다음 얇은 채널 두께 기존 DG TFET, 넓은 채널 두께 기존 DG TFET이 가장 높은 V_onset을 보입니다.

그림 4a는 양극성 상태에서의 BTBT 비율 비교를 보여줍니다. BTBT 비율이 채널 두께에 강하게 의존하므로 t_si = 10 nm인 기존 TFET이 다른 두 TFET 구조에 비해 가장 현저한 BTBT 비율을 보입니다. 그러나 SC TFET은 t_si = 20 nm인 기존 DG TFET과 유사한 BTBT 비율을 보입니다. 이는 터널링이 주로 드레인 영역 근처에서 생성되고 SC TFET이 드레인 영역 근처에서 더 넓은 채널 두께를 가지기 때문입니다. 그림 4b에는 양극성 상태의 에너지 밴드 다이어그램도 나타냈습니다. 최소 터널링 거리가 드레인 영역 근처에 명확히 위치함을 볼 수 있습니다. 또한 SC TFET과 더 넓은 채널 두께를 가진 기존 DG TFET의 터널링 거리가 더 얇은 채널 두께를 가진 기존 DG TFET보다 길어 SC TFET과 넓은 채널 두께 기존 DG TFET의 낮은 양극성 전류를 초래합니다.

H와 L_S가 DC 특성에 미치는 영향

그림 5a는 다양한 H와 t_si1 = 10 nm인 SC TFET의 전달 곡선을 보여줍니다. H가 온 상태 전류에 미치는 영향은 적지만, 양극성 전류는 H가 증가함에 따라 현저히 감소하며 오프 상태 범위도 H 상승과 함께 개선됨을 볼 수 있습니다. 또한 양극성 전류 감소폭이 H 증가에 따라 감소하는 것도 확인됩니다. 이는 더 큰 채널 두께에서 이중 게이트 구조의 결합 효과가 덜 중요해지기 때문입니다[31]. 따라서 H가 증가함에 따라 BTBT 비율이 채널 두께에 더 독립적이 되어 양극성 전류가 포화됩니다. 최적 구조 매개변수를 더 탐구하기 위해 H를 0~15 nm로 변화시키며 장치 성능에 미치는 영향을 추출하여 그림 5b~d에 나타냈습니다. 그림 5b는 다양한 H와 t_si1에 따른 V_onset과 BTBT 비율 변화를 보여줍니다. V_onset이 H 증가에 따라 단조롭게 감소함을 볼 수 있습니다. 이는 게이트 전극 모서리가 채널 영역의 전위 분포 변화를 유도하여[32,33] BTBT 비율과 V_onset을 변화시키기 때문입니다. 그림 5b는 BTBT 비율이 H 향상에 따라 증가함을 보여줍니다. 결과적으로 H 증가에 따라 감소된 V_onset을 찾을 수 있습니다. 또한 t_si1 증가에 따라 V_onset이 증가함도 관찰할 수 있습니다. 주된 이유는 증가된 t_si1이 BTBT 비율을 약화시켜 더 높은 V_onset을 초래하기 때문입니다. 그림 5c에는 다양한 H와 t_si1을 가진 SC TFET의 추출된 평균 SS가 나와 있습니다. SS의 H에 대한 경향은 V_onset과 반대입니다. 즉, H가 증가함에 따라 SS가 상승합니다. 온 상태 드레인 전류가 t_si1에 의존하므로 같은 t_si1을 가지지만 다른 H를 가진 SC TFET들은 온 상태에서 유사한 드레인 전류를 가져야 합니다. 또한 V_onset이 H 증가에 따라 감소함을 알고 있습니다. 이는 동일한 드레인 전류를 구동하기 위한 게이트 전압 범위가 H 증가에 따라 향상됨을 의미합니다. 결과적으로 평균 SS가 H 상승에 따라 단조롭게 증가합니다. 또한 t_si1 증가가 SS를 악화시킴도 볼 수 있는데, 이는 게이트 제어 능력 저하 때문입니다. 그림 5d는 다양한 H와 t_si1에 따른 온 상태 및 양극성 상태 드레인 전류를 보여줍니다. 온 상태 전류는 H에 거의 독립적이지만 t_si1에 크게 영향을 받으며, 이는 온 상태 터널링이 주로 소스 영역 근처에서 발생하고 소스 영역 근처 채널 두께에 강하게 의존한다는 이전 결과와 일치합니다. 그러나 양극성 전류는 H 증가에 따라 감소합니다. 양극성 상태 터널링이 드레인 영역 근처에서 지배되므로 H 증가가 드레인 측 채널 두께를 개선하여 양극성 전류를 약화시킵니다. 또한 H가 10 nm 미만일 때 양극성 전류가 더 현저히 감소하는데, 이는 더 얇은 채널 두께에서 더 큰 결합 효과 때문입니다.

그림 6a에는 다양한 L_s를 가진 SC TFET의 전달 곡선이 각각 제시되어 있습니다. L_s = 0 nm는 해당 t_si2를 가진 기존 DG TFET을, L_s = 50 nm는 해당 t_si1을 가진 기존 DG TFET을 나타냅니다. 단계 위치가 양극성 전류와 오프 상태 범위에 상당한 영향을 미침을 볼 수 있습니다. L_s가 30 nm 미만인 SC TFET들은 유사한 양극성 전류와 오프 상태 범위를 보입니다. L_s가 30 nm를 초과하면 양극성 전류가 크게 향상됩니다. 그림 6b는 다양한 L_s와 t_si1에 따른 V_onset과 BTBT 비율 변화를 보여줍니다. t_si1 향상에 따라 V_onset이 증가하는 경향도 명확히 관찰됩니다. L_s = 10 nm에서의 변화 변곡점은 t_si1의 다양성 결과입니다. L_s = 0 nm가 더 큰 채널 두께를 가진 기존 DG TFET이므로 BTBT 비율이 감소하여 V_onset 증가와 온 상태 전류 감소를 초래합니다. 기존 DG TFET 경우를 제외하면 SC TFET의 V_onset은 L_s 상승에 따라 단조롭게 증가하는데, 이는 단계 채널 구조에 의한 BTBT 비율 감소 때문입니다. 그림 6c는 L_s와 t_si1이 SC TFET의 SS에 미치는 영향을 보여줍니다. 증가된 t_si1은 SS를 악화시킵니다. 식 (1)에 따르면 채널 두께 증가는 게이트 전극 간 결합 효과를 낮추어 게이트 제어 능력을 감소시키고 SS를 증가시킵니다[12]. L_s가 감소하면 더 큰 채널 두께를 가진 영역이 확장되어 전체 게이트 제어 능력을 약화시킵니다. 결과적으로 감소된 L_s가 SC TFET의 SS를 악화시키며, 이는 그림 6c에서 명확히 관찰됩니다. 그림 6d는 다양한 L_s와 t_si1에 따른 온 상태 및 양극성 상태 드레인 전류를 각각 보여줍니다. SC TFET의 온 상태 전류는 해당 t_si1을 가진 기존 DG TFET과 거의 같습니다. 양극성 전류의 경우 L_s가 30 nm 미만인 SC TFET들은 해당 t_si2를 가진 기존 DG TFET들과 유사한 전류를 보입니다. L_s가 40 nm로 증가하면 양극성 전류가 급격히 상승합니다. 실제로 L_s = 40 nm, t_si1 = 20 nm인 SC TFET의 경우 양극성 전류가 t_si1 = 20 nm인 기존 DG TFET보다 더 큽니다. 이는 게이트 전극의 수직 부분이 PN 접합 근처에 있을 때 특히 터널링 영역을 향상시키기 때문입니다[34]. 이는 양극성 전류 감소를 위해 L_s가 40 nm 미만이어야 함을 나타냅니다.

SC TFET의 최적 구조 매개변수를 결정하기 위해 H와 L_s의 결합 효과를 연구하는 직교 시뮬레이션을 수행했습니다. t_si1은 더 큰 온 상태 전류를 위해 10 nm로 고정했습니다. 그림 7a에서 다양한 H를 가진 L_s 함수로서 양극성 전류를 추출했습니다. 양극성 전류가 H 감소에 따라 현저히 감소함을 명확히 볼 수 있으며, 이는 더 높은 H가 낮은 양극성 전류 달성에 유망함을 시사합니다. 그러나 더 큰 H로부터의 이점이 덜 중요함도 관찰됩니다. 따라서 더 큰 H가 장치 면적만 증가시킬 수 있음을 고려할 때 H = 15 nm가 최적값이 될 것입니다. 한편 감소된 L_s도 특히 더 큰 H에서 양극성 전류를 낮춥니다. 따라서 최소 양극성 전류를 위해 더 낮은 L_s가 바람직합니다. 그러나 더 낮은 L_s는 서브임계 스윙 증가를 초래할 수도 있으며, 이는 그림 7b에서 관찰됩니다. 서브임계 스윙은 더 높은 L_s에서 천천히 증가하지만 더 낮은 L_s에서 급격히 상승하여 L_s 약 25 nm가 타협값임을 나타냅니다. 결과적으로 H = 15 nm, L_s = 25 nm에서 양극성 전류와 서브임계 스윙이 모두 상대적으로 낮아 최적 장치 매개변수가 됩니다.

제조 방법

SC TFET의 실현 가능한 제조 공정이 그림 8에 나와 있습니다. 채널의 독특한 형태 때문에 수직 구조를 채택하면 단계적 채널 두께를 더 쉽게 달성할 수 있습니다. 공정은 SiN과 포토레지스트 증착으로 실리콘 기판을 준비하는 것으로 시작합니다(그림 8a). 그림 8b에서 리소그래피로 SiN 패터닝을 달성한 후 채널 영역을 형성하기 위해 식각을 수행하고, 수직 As 이온 주입과 어닐링으로 N⁺ 영역을 도입합니다[35]. 그 후 다음 공정에서 드레인 영역이 식각되지 않도록 절연 산화막을 증착합니다(그림 8c). 그림 8d에서 반응성 이온 식각[36]을 이용한 애싱과 트리밍으로 SiN의 두께와 폭을 줄입니다. 단계적 채널 두께는 식각으로 도입됩니다(그림 8e). 나머지 공정은 게이트 산화막 형성, 게이트 증착, 실리콘 노출, 소스 영역 이온 주입[35,37] 등 기존 수직 TFET과 유사합니다(그림 8f).

결론

2D 시뮬레이션을 활용하여 단계적 채널 두께를 가진 DG TFET(SC TFET)의 전기적 성능을 조사했습니다. 소스와 드레인 간의 비대칭성은 단계적 채널 두께를 통해 도입되어 양극성 거동이 현저히 완화되었습니다. SC TFET은 해당 t_si1을 가진 기존 DG TFET과 유사한 온 상태 특성과 해당 t_si2를 가진 기존 DG TFET과 평행한 오프/양극성 곡선을 보입니다. 결과적으로 SC TFET은 넓은 오프 상태 범위, 낮은 양극성 전류, 낮은 SS를 동시에 달성할 수 있습니다. SC TFET의 메커니즘을 철저히 논의하여 물리적 통찰력을 탐구했습니다. 구조 매개변수가 개시 전압, 서브임계 스윙, 온 상태 및 양극성 상태 드레인 전류에 미치는 영향도 최적 구조 결정을 위해 연구했습니다. H = 15 nm, L_s = 25 nm인 SC TFET이 최적 성능을 보입니다. 또한 단계적 채널 두께 아키텍처는 대체 비대칭 방법을 제공합니다. 결합된 비대칭 전략이 효과적임이 입증되었으므로, 본 연구가 TFET의 성능 향상을 추가로 제공할 수 있을 것입니다.