양측 게이트 제어 S/D 대칭 TFET 최적화: 구조 파라미터 및 양방향 성능

요약

본 논문에서는 양측 게이트 제어 소스/드레인(S/D) 대칭 및 상호 교환 가능한 양방향 터널 전계 효과 트랜지스터(B-TFET)를 제안합니다. 이 소자는 기존 비대칭 TFET과 비교해 양방향 스위칭 특성과 CMOS 집적 회로와의 호환성이라는 장점을 가집니다. N⁺ 영역과 P⁺ 영역의 도핑 농도, N⁺ 영역 길이, 고유 영역 길이 등 구조 파라미터가 전달 특성, I_on/I_off 비율, 서브임계 스윙(SS) 등 소자 성능과 내부 메커니즘에 미치는 영향을 자세히 논의하고 설명합니다.

서론

전력 소모는 집적 회로 산업의 주요 문제 중 하나입니다. 소자가 온 상태에서 작동할 때 도전 전류는 특정 임계값에 도달해야 하며, 이때 해당 게이트 전압을 문턱 전압이라 정의합니다. 소자가 오프 상태일 때 해당 게이트 전압은 온 상태의 임계값과 달라야 하며, 이를 흔히 오프 상태 전압이라 부릅니다. 서브임계 스윙(SS) 개념은 오프 상태와 임계 온 상태 사이에서 작동하는 소자에 적용되며, 전류가 한 자릿수 증가할 때 게이트 전압의 변화량과 같습니다. 소자가 잘 설계되어 임계 온 상태 전류, 문턱 전압, 오프 상태 전압이 결정되면, 더 작은 SS는 서브임계 영역에서 더 강한 전류 변화, 오프 상태에서 더 작은 누설 전류, 더 낮은 정적 전력 소모를 의미합니다. 집적 회로의 기본 단위인 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 SS는 작동 중 전류 생성의 물리적 메커니즘에 의해 제한되어 60 mV/dec 이하로 낮출 수 없습니다. 이 한계를 돌파하기 위해 실리콘 기반 기술의 터널 전계 효과 트랜지스터(PIN 또는 NIP TFET)가 최근 제안되었습니다[1]. 기존 TFET은 p형과 n형 반도체 사이에 저도핑 고유 반도체 층을 추가해 형성합니다. MOSFET과 비교해 TFET은 높은 감도와 낮은 정적 전력 소모라는 장점이 있습니다[1]. TFET은 기존 MOSFET처럼 장벽 위의 열전자 방출을 조절하는 대신 양자 터널링을 조절해 스위칭하므로, 실온에서 MOSFET의 SS를 60 mV/dec(정확히 300 K에서 63 mV/dec)로 제한하는 열적 맥스웰-볼츠만 분포의 꼬리 부분에 구애받지 않습니다[2]. 이 개념은 IBM의 Chang 등에 의해 제안되었습니다[3]. 처음으로 Joerg Appenzeller와 IBM 동료들이 TFET의 SS가 60 mV/dec 미만일 수 있음을 입증했습니다[4]. TFET은 에너지 효율적인 전자 스위치로 사용될 수 있어 MOSFET의 병목을 돌파하고 IC 전력 소모를 크게 줄일 수 있습니다. 제조 공정은 MOSFET과 호환되며, 차세대 집적 회로의 기본 단위로 MOSFET을 대체할 가능성이 큽니다. 따라서 TFET은 최근 뜨거운 연구 주제가 되었습니다[5,6].

TFET의 SS, 순방향 전도 전류, 역방향 누설을 개선하기 위해 많은 연구가 소자 채널과 게이트 전극의 구조 형상 개선[7-11], 다른 일함수를 가진 게이트 유전체 물질[12-15], 다른 유전율을 가진 게이트 유전체[15-20] 등에 집중되었습니다. 소자 물리학 측면에서는 이중 게이트 구조[21-27]와 전방위 게이트 구조[28-33] TFET의 해석적 모델링도 광범위하게 수행되었습니다. 실리콘 기반 TFET의 MOSFET 대비 단점 중 하나는 더 작은 순방향 전류이며, 그 크기는 밴드-투-밴드 터널링 전류 생성 효율에 의해 결정됩니다. 터널링 전류 생성 효율은 밴드-투-밴드 터널링 전류 생성 영역에서 가격대와 전도대 사이 밴드갭을 줄이거나 터널링 영역 두께를 줄임으로써 높일 수 있습니다. 따라서 재료 공학 측면에서 좁은 밴드갭 반도체 재료와 이종접합 터널링 구조 기반 TFET이 광범위하게 개발되었습니다[34-38]. 또한 2차원 물질을 초박막 터널링 층으로 TFET에 도입하는 연구도 활발히 진행되었습니다[39-44]. 한편 소스 도핑이 터널링 밴드갭 중첩에 미치는 영향[45], 트랩 보조 터널링이 TFET 서브임계 특성에 미치는 영향[46], 무작위 도핑이 소자 성능 섭동에 미치는 영향[47] 등 TFET 신뢰성 연구도 보고되었습니다. 그러나 현재 연구 결과는 주로 단일 TFET의 기본 작동 특성과 원리에 초점을 맞추고 있으며, TFET 연구 개발의 가장 중요한 근본 목적은 더 낮은 전력 소모의 기본 구조 단위를 제공해 기존 MOSFET 구조를 대체하는 것입니다. 이 근본적 목표를 달성하려면 특정 회로에서 MOSFET 기술과의 호환성을 검증해야 합니다. 현재 TFET 소자 기반 회로 설계 전략 연구가 점차 진행되고 있는데, 아날로그 및 혼합 신호 회로[48-50], 디지털 논리 회로[50,51], 전력 관리 회로 설계[52] 등이 있습니다. MOSFET과 TFET 기반 하이브리드 회로 설계 연구도 있습니다[53]. 그러나 소스 영역과 드레인 영역의 도핑 타입이 서로 반대여서 소스/드레인 비대칭 구조가 생깁니다. 이 비대칭 구조로는 소스/드레인 대칭성을 가진 MOSFET을 완전히 대체할 수 없습니다.

n형 TFET을 예로 들어 보겠습니다. p형 불순물 측을 소스 영역으로, n형 불순물 측을 드레인 영역으로 사용합니다. 소자 작동 시 드레인 영역에서 소스 영역으로 양의 전위 차를 가해야 합니다. 소스 전극과 드레인 전극을 서로 바꾸면, 즉 p형 불순물 영역을 n형 불순물 영역보다 높은 전위에 두면, p형과 n형 불순물 영역이 형성하는 PN 접합이 항상 순방향 바이어스 상태가 되어 게이트 전극의 제어 기능이 상실되고, TFET은 거의 항상 온 상태가 되어 끌 수 없습니다. 즉, TFET 스위치 기능이 실패합니다. 따라서 트랜지스터의 양방향 스위칭 특성을 이용해 정상 작동해야 하는 회로 기능 모듈(전송 게이트 등)은 비대칭 구조의 기존 TFET으로는 실현하기 어렵습니다. 이 문제를 해결하기 위해 소스/드레인 대칭 및 상호 교환 가능한 양방향 TFET(B-TFET)을 제안했습니다[54]. 이는 기존 비대칭 TFET과 비교해 양방향 스위칭 특성과 CMOS 집적 회로 호환성이라는 장점이 있습니다. 본 논문에서는 평면 채널을 가진 수정된 양측 게이트 제어 B-TFET을 제안하고, N⁺ 영역과 P⁺ 영역의 도핑 농도, N⁺ 영역 길이, 고유 영역 길이 등 핵심 구조 파라미터가 전달 특성, I_on/I_off 비율, 서브임계 스윙 등 소자 성능에 미치는 영향을 물리적 분석을 바탕으로 자세히 설명합니다. 이후 이들 핵심 구조 파라미터를 최적화합니다.

방법

그림 1a는 평면 채널을 가진 양측 게이트 제어 N형 B-TFET의 개략적 평면도입니다. 그림 1b는 양측 게이트 제어 N형 B-TFET의 단면도입니다. 기존 TFET과 달리 제안된 B-TFET은 완전히 대칭적이며, 소스/드레인 상호 교환 가능한 P⁺ 도핑 영역이 실리콘 바디 양쪽에 위치하고, 게이트 전극이 실리콘 바디 양쪽에 놓입니다. 전체 소자 구조가 대칭입니다. N⁺ 도핑 영역은 실리콘 바디 중앙에 위치합니다. L과 W는 제안된 소자의 전체 길이와 너비입니다. L_i는 고유 영역 길이, L_N+는 N⁺ 영역 길이, L_S/D와 W_S/D는 P⁺ 소스/드레인 상호 교환 가능 영역의 길이와 너비입니다. T는 실리콘 바디 두께, t_ox는 게이트 산화막 두께, t_i는 S/D 영역과 게이트 산화막 사이 고유 터널링 영역 두께입니다.

본 논문에서는 페르미 통계 모델, CVT 이동도 모델, 오제 재결합 모델, 밴드갭 좁아짐 모델, 표준 밴드-투-밴드 터널링 모델 등 모든 물리 모델을 활성화했습니다. 본 논문에서 사용된 모든 소자 파라미터는 표 1에 정리되어 있습니다.

결과 및 논의

그림 2a, b는 서로 다른 N_D(10¹⁸–10²¹ cm⁻³)에 따른 전달 특성, I_on/I_off 비율, 평균 SS를 보여줍니다. 그림 2a에서 N_D는 역바이어스 드레인-소스 누설 전류 강도에 영향을 줍니다. 도핑 농도가 증가함에 따라 누설 전류가 크게 억제되는 반면 순방향 전류는 크게 변하지 않습니다. 그림 2b에서 SS와 I_on/I_off도 N_D의 영향을 받습니다. 도핑 농도 증가로 역방향 누설 전류가 크게 억제되면 정적 동작 지점의 전류가 감소하므로 평균 SS도 감소합니다. 순방향 전류는 역방향 누설보다 훨씬 덜 영향을 받으므로 I_on/I_off 비율은 도핑 농도 증가와 함께 증가합니다. 그림 2c, d는 N_D가 10¹⁹ cm⁻³과 10²¹ cm⁻³일 때 제안된 B-TFET의 2차원 퍼텐셜 분포(역바이어스)를 보여줍니다. 게이트 전극이 역바이어스되면 순방향 바이어스된 드레인 전극과 역바이어스된 게이트 전극 사이에 강한 전기장이 생성돼 드레인 영역 근처에서 강한 밴드-투-밴드 터널링이 발생합니다. 생성된 전자-정공 쌍 중 전자는 드레인 전극으로 직접 흐르고, 가격대 정공은 N⁺ 영역을 거쳐 소스 측 고유 영역을 통해 소스 전극으로 방출되어 지속적인 누설 전류를 형성합니다. 누설 전류를 최소화하려면 밴드-투-밴드 터널링으로 생성된 정공이 N⁺ 영역에서 흘러나가는 것을 효과적으로 차단해야 합니다. 낮은 농도의 N⁺ 영역과 비교해 높은 농도의 N⁺ 영역은 P⁺ 영역과 N⁺ 영역 사이에 더 큰 퍼텐셜 차이를 형성합니다. 즉, 고유 영역과 N⁺ 영역 경계의 퍼텐셜 값은 N_D 증가와 함께 증가하는데, 더 높은 농도의 N⁺ 영역이 소스와 드레인 사이에 더 큰 전자 농도 차이를 생성하기 때문입니다. 그러면 N⁺ 영역에서 양쪽 고유 영역으로 더 많은 전자가 확산돼 이온화 후 N⁺ 영역의 양전하량(주로 공여자)이 증가하고, 결과적으로 P⁺ 영역과 N⁺ 영역 사이 퍼텐셜 차이가 커집니다. 바로 이 때문에 더 높은 도핑 농도의 N⁺ 영역은 이온화 후 소스와 드레인 양쪽보다 더 높은 퍼텐셜을 가지게 되어, 드레인 영역 근처 밴드-투-밴드 터널링으로 생성된 정공을 더 효과적으로 차단할 수 있으며, 이는 누설 전류를 더 효과적으로 감소시킵니다.

N⁺ 영역 도핑 농도 외에도 역바이어스 누설 전류에 큰 영향을 미치는 N⁺ 영역의 또 다른 핵심 파라미터는 N⁺ 영역 길이입니다. 그림 3a, b는 서로 다른 L_N+에 따른 제안된 B-TFET의 I_ds-V_gs 전달 특성을 보여줍니다. 역바이어스 누설 전류는 L_N+ 증가와 함께 크게 감소합니다. 그림 2b에서 보듯 서브임계 스윙과 I_on/I_off도 L_N+의 영향을 받습니다. L_N+ 증가로 역방향 누설 전류가 크게 억제되면 정적 동작 지점 전류와 평균 SS도 감소합니다. 순방향 전류는 역방향 누설보다 훨씬 덜 영향을 받으며, I_on/I_off 비율은 L_N+ 증가와 함께 증가합니다. 그림 3c, d는 L_N+가 각각 2 nm와 80 nm일 때 제안된 B-TFET의 2차원 정공 농도 분포(역바이어스)를 보여줍니다. L_N+가 2 nm일 때 N⁺ 영역 내 최소 정공 농도는 10¹⁷ cm⁻³ 이상이지만, 80 nm일 때는 10¹⁴ cm⁻³ 미만입니다. N⁺ 영역 길이가 늘어나면 정공이 N⁺ 영역을 통과하는 것을 막는 능력이 향상됩니다. N⁺ 영역에서 비평형 소수 캐리어인 정공은 N⁺ 영역이 길어질수록 더 많이 전자와 재결합해 N⁺ 영역을 통과하기 전에 소멸하므로, N⁺ 영역 길이 증가는 지속적인 역바이어스 누설 전류 형성을 억제할 수 있습니다. 평균 SS는 40.2 mV/dec까지 감소할 수 있고, I_on/I_off 비율은 10¹⁰을 초과할 수 있습니다.

그림 4a, b는 서로 다른 L_i에 따른 제안된 B-TFET의 I_ds-V_gs 전달 특성과 SS 및 I_on/I_off 비율 변화를 보여줍니다. 순방향 전류는 L_i 증가와 함께 감소하는데, 고유 영역 저항이 길이와 비례하기 때문입니다. 따라서 순방향 전류를 최대화하려면 고유 영역 길이를 최소화해야 합니다. 그러나 고유 영역 길이 감소는 소스 측 P⁺ 영역과 N⁺ 영역 사이 고유 영역의 전기장을 강화해 이 영역 근처 밴드 벤딩이 드레인 전극 근처 고유 영역보다 커지게 되어 역바이어스 누설 전류를 더 유도합니다. 그림 4c, d는 L_i가 각각 4 nm와 100 nm일 때 제안된 B-TFET의 2차원 역바이어스 퍼텐셜 분포를 보여줍니다. 가장 짧은 L_i(4 nm) 경우, 소스 P⁺ 영역과 N⁺ 영역 사이 고유 영역의 전기장이 드레인 P⁺ 영역과 N⁺ 영역 사이 고유 영역 전기장보다 훨씬 강합니다. 그러면 누설 전류가 게이트 전압 변화와 무관하게 거의 일정하게 유지됩니다. 그림 4b에 따르면 L_i의 최적 범위는 약 7–10 nm이며, 여기서 SS는 41 mV/dec의 골짜기 값으로 감소하고 I_on/I_off 비율은 거의 10⁸의 최대값으로 증가합니다.

그림 5a, b는 서로 다른 N_A에 따른 제안된 B-TFET의 I_ds-V_gs 전달 특성과 SS 및 I_on/I_off 비율 변화를 보여줍니다. 그림 5a에서 P⁺ 도핑 영역 농도를 증가시키면 더 낮은 SS와 더 큰 순방향 전류를 얻을 수 있습니다. 역바이어스 누설 전류는 N_A 변화에 크게 영향을 받지 않지만, 순방향 전류는 N_A 증가와 함께 증가합니다. 그림 5b에서 SS와 I_on/I_off 비율 모두 N_A 증가로 개선됩니다. 그림 5c, d는 N_A가 각각 10¹⁹ cm⁻³과 10²¹ cm⁻³일 때 제안된 B-TFET의 2차원 전기장 분포(역바이어스)를 보여줍니다. N_A 증가는 고유 터널링 영역의 전기장을 강화해 밴드-투-밴드 터널링으로 더 많은 전자-정공 쌍을 생성할 수 있게 하며, 이는 제안된 B-TFET의 순방향 전류를 향상시킵니다.

위 논의에 따르면 N_D와 N_A 모두 가능한 최대값으로 설정해야 합니다. L_i의 최적 범위는 7–10 nm입니다. 그러나 정적 전력 소모와 L_N+ 사이에는 트레이드오프가 존재합니다. 그림 6은 서로 다른 L_N+에 따른 최적화된 B-TFET의 I_ds-V_ds 전달 특성을 보여줍니다. L_N+는 다양한 정적 전력 소모 설계 요구사항에 따라 선택할 수 있습니다. 타협안으로 I_on/I_off 비율이 10⁸ 이상을 보장하기 위해 L_N+는 20 nm 이상으로 권장됩니다. 온 전류는 약 6×10⁻⁶ A로 증가하고, SS는 38 mV/dec로 감소합니다.

결론

본 논문에서는 양측 게이트 제어 S/D 대칭 및 상호 교환 가능한 양방향 터널 전계 효과 트랜지스터의 구조 파라미터 효과와 내부 메커니즘을 분석했습니다. N⁺ 영역의 농도와 길이, P⁺와 N⁺ 영역 사이 고유 영역 길이, P⁺ 영역 농도 등 핵심 파라미터 효과를 자세히 논의했습니다. 기존 TFET과 비교해 B-TFET은 역바이어스 누설 전류에 대한 강한 내성을 가지며, 이로 인해 더 낮은 평균 SS와 더 높은 I_on/I_off 비율 등 우수한 성능을 얻을 수 있습니다. 또한 구조적 대칭성과 소스/드레인 상호 교환 가능 및 양방향 스위칭 특성 덕분에 CMOS 회로와 더 호환됩니다.

데이터 및 자료 가용성

저자와 공동 저자를 대신해 '이해관계 충돌' 항목에서 데이터 및 자료 가용성 진술을 포함했습니다. 모든 이용 가능한 데이터와 자료는 독창적인 작업입니다. 모든 데이터는 추가 데이터와 지원 자료 없이 원고에 명확히 제공되었습니다.

약어

L:

제안된 소자의 전체 길이

W:

제안된 소자의 전체 너비

L_i:

고유 영역 길이

L_N+:

N⁺ 영역 길이

L_S/D:

P⁺ 소스/드레인 상호 교환 가능 영역 길이

W_S/D:

P⁺ 소스/드레인 상호 교환 가능 영역 너비

T:

실리콘 바디 두께

t_ox:

게이트 산화막 두께

t_i:

S/D 영역과 게이트 산화막 사이 고유 터널링 영역 두께

MOSFET:

금속 산화물 반도체 전계 효과 트랜지스터

TFET:

터널 전계 효과 트랜지스터