비정질 Si 패시베이션을 사용한 고이동성 Ge pMOSFET:표면 방향의 영향

결과 및 토론

그림 3a는 측정된 I를 나타냅니다. _DS -V _GS 그리고 나 _G -V _GS 0.9 nm t인 (001)-, (011)- 및 (111) 방향 표면의 일반적인 Ge pMOSFET의 곡선 _시 , 우수한 전달 특성을 보여줍니다. 모든 트랜지스터는 게이트 길이가 L입니다. _G 3 μm 및 게이트 너비 W 100 μm. 채널 방향은 모든 방향에 대해 [110]입니다. 나 _DS -V _DS 다른 게이트 오버드라이브 V에서 측정된 장치의 곡선 _GS -V _TH 그림 3b에 나와 있습니다. 여기서, 문턱 전압 V _TH V로 정의됩니다. _GS 나에서 _DS 10개 중 ⁻⁷ A/μm. Ge(001) pMOSFET가 더 높은 구동 전류 I를 달성하는 것으로 관찰되었습니다. _켜기 고정 V에서 (011) 및 (111) 표면의 트랜지스터와 비교 _GS -V _TH . 나중에 우리는 이것이 Ge(001) pMOSFET가 더 높은 유효 정공 이동도 μ를 갖는다는 사실에 기인한다는 것을 보여줄 것입니다. _에프 다른 두 표면 방향의 장치와 비교합니다. 고정된 t 장치의 전기적 성능을 종합적으로 비교합니다. _시 0.9 nm, I 포함 _켜기 , 누출 바닥 나 _누설 , 하위 임계값 스윙(SS) 및 V _TH 형질. 나 _누설 최소 I로 정의됩니다. _DS V에서 _DS − 0.05 V의 그림 4a는 I _켜기 다양한 방향의 Ge pMOSFET용 및 I _켜기 나로 정의되었습니다. _DS V에서 _DS − 0.5 V 및 V _GS -V _TH − 0.8 V. 이 플롯의 모든 트랜지스터에는 L이 있습니다. _G 3 μm 및 W 100 μm. (001) 지향 장치는 개선된 평균 I를 나타냅니다. _켜기 (011) 및 (111) 방향과 비교하여 더 높은 μ _에프 . 그림 4b는 I를 비교합니다. _누설 장치의 경우 Ge(001) 트랜지스터가 가장 낮은 I _누설 그 중 Ge(011) pMOSFET는 더 낮은 I _누설 (111) 지향 장치보다. 나 _누설 p ⁺ 의 역전류에 의해 결정됩니다. Ge 기판의 배경 n형 도핑 농도와 주입된 p ⁺ 의 활성화에 의해 영향을 받는 드레인 영역의 /n 접합 도펀트. 다양한 방향을 가진 웨이퍼의 n형 도핑 농도는 정확히 동일하지 않습니다. 표면 방향은 S/D 영역의 도펀트 활성화 속도와 재결정 품질에 영향을 줍니다. 또한 나 _G 나보다 낮습니다. _DS 트랜지스터를 켜기 전에 I _누설 . 유사하게, (001) 방향 Ge pMOSFET는 다른 두 방향과 비교하여 향상된 SS 특성을 보여줍니다. 이는 (001) 표면의 트랜지스터가 인터페이스 상태 D의 중간 갭 밀도가 더 낮기 때문입니다. _그것 다른 기기들에 비해 그림 4d는 다른 방향의 장치가 서로 다른 V를 가지고 있음을 보여줍니다. _TH . 도 4의 결과에 기초하여, 고정된 t _시 0.9 nm의 (001) 방향 Ge pMOSFET가 최고의 전기적 특성을 얻습니다.

아 측정된 나 _DS -V _GS 그리고 나 _G -V _GS 0.9 nm t의 (001)-, (011)- 및 (111) 방향 Ge pMOSFET의 곡선 _시 우수한 전달 특성을 보여줍니다. ㄴ 나 _DS -V _DS 다른 V에서 측정된 곡선 _GS -V _TH 장치용

a의 비교 나 _켜기 , b 나 _누설 , ㄷ SS 및 d V _TH t가 있는 (001)-, (011)- 및 (111) 방향 Ge pMOSFET용 _시 0.9 nm

Si/SiO₂의 두께 0.9 nm t 트랜지스터의 IL _시 반전 커패시턴스 C를 사용하여 다양한 표면 방향에서 연구 _인보이스 대 V _GS 순방향 및 역방향 스위핑 측정은 장치에서 무시해도 될 정도로 작은 히스테리시스를 나타냅니다. 트랜지스터는 C의 유사한 크기를 나타냅니다. _인보이스 , ~ 1.56 μF/cm ² , 2.2 nm의 용량성 유효 두께(CET)에 해당합니다. 그림 5b는 포화된 C의 통계적 결과를 보여줍니다. _인보이스 C에서 아주 작은 차이를 보여주는 장치의 경우 _인보이스 다른 표면 방향의 트랜지스터에서. 이것은 마그네트론 스퍼터링에 의한 비정질 Si의 패시베이션 속도가 표면 방향과 무관함을 나타냅니다. C의 좌우 이동 법칙 _인보이스 -V _GS 곡선은 V의 곡선과 잘 일치합니다. _TH 다른 방향 기판에서 약간 다른 도핑 농도에 의해 유도될 수 있는 그림 4d의 장치에 대한 것입니다.

아 반전 C 비교 _인보이스 -V _GS 0.9 nm t의 Ge pMOSFET 간의 곡선 _시 다른 방향에. 정방향 및 역방향 스위핑이 모두 표시됩니다. ㄴ 포화된 C에 대한 통계 도표 _인보이스 C에서 무시할 수 있는 차이를 보여주는 기기의 _인보이스 반전 체제에서

그림 6은 0.9 nm t와 트랜지스터의 이동도 특성을 비교합니다. _시 다양한 표면 방향에 μ _에프 총 저항 기울기 기반 방법을 사용하여 추출되었습니다[14]. Ge(001) pMOSFET는 (011) 및 (111) 방향의 장치에 비해 훨씬 더 높은 채널 이동성을 나타냅니다. (001) 기판의 트랜지스터가 피크 μ 달성 _에프 278 cm ² 역전하 밀도 Q에서의 /V·s _인보이스 ~ 3.5 × 10 ¹² cm ⁻² , 이는 Si 범용 이동도보다 2.97배 높습니다. Si/Ge 계면의 표면 거칠기와 계면 상태 밀도(D _그것 ) μ에 영향을 줄 수 있음 _에프 높은 반전 캐리어 밀도에서 장치. 다양한 표면 방향을 가진 상업적으로 구입한 Ge 웨이퍼는 표면 거칠기에 명백한 차이가 있을 것 같지 않습니다. 따라서 (001) 지향 장치의 이동도 향상은 주로 계면 상태에 의해 기여되는 감소된 캐리어 산란 때문인 것으로 추측됩니다. 이 작업에서 우리는 중간 간격 D를 평가합니다. _그것 고정된 t _시 0.9 nm의 (001) 지향 Ge pMOSFET는 실제로 더 낮은 중간 간격 D를 갖습니다. _그것 다른 방향에 비해

μ의 플롯 _에프 Q 대 _인보이스 0.9 nm t의 Ge pMOSFET용 _시 (001)-, (011)- 및 (111)-배향된 기판에. Ge(001) pMOSFET는 μ에서 2.97배 향상되었습니다. _에프 Q에서 _인보이스 3.5 × 10 ¹² cm ⁻² Si 범용 이동성과 비교하여. μ _에프 총 저항 기울기 기반 방법을 사용하여 추출 [17]

t의 영향 _시 Ge pMOSFET의 전기적 성능에 대해서도 조사했습니다. 그림 7a, b는 측정된 I를 나타냅니다. _DS -V _GS 그리고 나 _DS -V _DS 각각 t를 갖는 (111) 지향 Ge pMOSFET의 곡선 _시 V에서 0.5, 0.7 및 0.9 nm의 _DS - 0.05 및 - 0.5 V의 트랜지스터. 트랜지스터는 L _G 1.5 μm. 0.9 nm t의 Ge pMOSFET가 관찰되었습니다. _시 더 얇은 t 장치에 비해 향상된 전달 특성을 나타냅니다. _시 하지만 나 _켜기 t가 증가함에 따라 기기의 수가 감소합니다. _시 . V에서 _DS - 1.5 V 및 V _GS -V _TH − 0.8 V, 0.5 nm t의 Ge(111) pMOSFET _시 I의 32% 향상을 보여줍니다. _켜기 0.9 nm t 장치와 비교 _시 . 그림 8은 I의 통계적 결과를 보여줍니다. _켜기 , 나 _누설 , SS 및 V _TH 다른 t를 갖는 (111) 방향의 Ge pMOSFET _시 . 그림 8a에서 0.5 nm t _시 개선된 나 달성 _켜기 <>t가 두꺼운 기기와 비교하여 _시 , 이는 0.5 nm t의 트랜지스터로 인한 것입니다. _시 더 작은 CET를 가지므로 더 높은 C _인보이스 . 나 _누설 t가 증가함에 따라 감소합니다. _시 (그림 8b) 및 0.5 nm t 트랜지스터 _시 는 0.7 및 0.9 nm 비정질 Si 패시베이션 층이 있는 장치에 비해 열등한 SS 특성을 가지고 있습니다(그림 8c). 이는 0.5 nm t _시 중간 간격이 더 높은 D _그것 . SS와 midgap D의 관계 _그것 Ge pMOSFET의 SS =ln(10) ⋅ (kT /q) ⋅ [1 + (C _그것 + C _d )/C _소 ], 여기서 C _소 , C _d , 및 C _그것 는 각각 산화물 커패시턴스, 공핍층 커패시턴스 및 인터페이스 트랩의 커패시턴스입니다. C _그것 q로 계산할 수 있습니다. × 디 _그것 , D _그것 인터페이스 트랩 밀도입니다. 0.5 nm t의 트랜지스터 _시 더 큰 C _소 다른 두 기기에 비해 미드갭이 더 높음 D _그것 더 두꺼운 t가 있는 장치에 대한 열등한 SS로 이어질 수 있습니다. _시 . 표면 패시베이션은 I _누설 드레인에서 소스로. V를 휩쓸면서 _GS 위치에서 음수로 채널이 누적 모드에서 반전 모드로 전환됩니다. 그러나 D _그것 높으면 채널 표면의 일부 지점이 인터페이스 트랩에 의해 고정되고 누출 경로가 형성될 수 있어 I _누설 드레인에서 소스로. 그림 8d와 같이 Ge(111) pMOSFET는 V _TH 음수 V로 _GS t의 증가에 따른 방향 _시 , 이는 증가된 CET에 기인합니다. 또한 낮은 밴드갭 절반의 트랩 밀도는 t가 얇을수록 증가하는 것으로 보입니다. _시 , 이는 V의 이동으로 이어질 수 있습니다. _TH [2].

아 나 _DS -V _GS 그리고 나 _G -V _GS 그리고 b 나 _DS -V _DS 다양한 t를 갖는 Ge(111) pMOSFET의 곡선 _시 . 0.5 nm t 트랜지스터 _시 I가 32% 향상되었습니다. _켜기 0.9 nm t 장치와 비교 _시 V에서 _DS - 1.5 V 및 V _GS -V _TH - 0.8 V

a의 비교 나 _켜기 , b 나 _누설 , ㄷ SS 및 d V _TH 0.5, 0.7 및 0.9 nm t의 (111) 방향 Ge pMOSFET용 _시 0.5 nm t의 트랜지스터를 보여줍니다. _시 더 나은 나 _켜기 , 하지만 더 나쁜 SS와 나 _누설 <>t 두께가 두꺼운 기기와 비교한 특성 _시

그림 9a는 C _인보이스 V의 함수로 _GS t가 있는 (111) 방향 표면의 Ge pMOSFET에 대한 곡선 _시 300 kHz의 주파수에서 측정된 0.5, 0.7 및 0.9 nm의. 반전 영역의 CET 값은 0.5, 0.7 및 0.9 nm t 장치에 대해 1.8, 1.9 및 2.2 nm로 추출됩니다. _시 , 각각. μ _에프 Q의 기능으로 _인보이스 소자의 특성을 추출하여 Fig. 9b에 나타내었다. 0.7 nm t의 (111) 방향 Ge pMOSFET _시 229 cm ² 의 최고 이동도 달성 /V s는 Si 보편적 이동도에 비해 2.27배 더 높습니다. 0.5 nm t _시 크게 개선된 μ _에프 더 두꺼운 <>t 트랜지스터보다 _시 높은 Q _인보이스 (예:10 ¹³ cm ⁻² ). 이것은 또한 더 높은 I _켜기 높은 V에서 _GS -V _TH 0.5 nm t 장치에서 _시 0.7 및 0.9 nm t 장치와 비교 _시 . μ _에프 높은 Q _인보이스 t로 감소 _시 0.5 nm에서 0.7~0.9 nm로 증가하는데, 이는 표면 거칠기가 클수록 캐리어의 표면 거칠기 산란이 더 강해지기 때문입니다. 상온에서 마그네트론 스퍼터링을 사용하여 Ge 표면을 패시베이션하는 동안 표면 원자의 확산이 크게 억제됩니다. 따라서 t _시 , 표면 거칠기가 더 크며, 이는 그림 2의 HRTEM 이미지에서 관찰할 수 있습니다.

아 C _인보이스 -V _G 0.5, 0.7 및 0.9 nm t의 (111) 지향성 장치에 대해 300 kHz에서 측정된 특성 _시 . ㄴ μ _에프 Q의 기능으로 _인보이스 Ge pMOSFET [17]

그림 10에서는 μ를 벤치마킹합니다. _에프 이 작업에서 보고된 Ge pMOSFET와 E-빔 증발에 의한 Si, SiH₄로 완화된 Ge 트랜지스터 , Si₂ H_6, 및 Si₃ H₈ 패시베이션. Ref.에서 E-빔 증발에 의한 비정질 Si와 비교. [15], 이 작업에서 Ge pMOSFET는 크게 향상된 μ _에프 . 유사한 CET에서 마그네트론 스퍼터링에 의한 비정질 Si 패시베이션을 사용하는 Ge pMOSFET는 더 낮은 μ _에프 Si₂가 있는 장치와 비교 H₆ 패시베이션. 비정질 Si를 사용하는 패시베이션 프로세스는 캐리어 이동성을 향상시키기 위해 더욱 최적화되어야 합니다.

아 μ _에프 이 작업에서 Ge pMOSFET의 경우와 완화된 Ge pMOSFET에 대한 공개된 결과를 비교합니다. ㄴ , ㄷ μ의 벤치마킹 _에프 Q에서 추출 _인보이스 =5 × 10 ¹² 및 1 × 10 ¹³ cm ⁻² , 각각 다른 CET 값을 갖는 Ge pMOSFET [18, 19]

t가 다른 pMOSFET _시 (001) 방향 표면에서도 특성화됩니다. 그림 11a, b는 측정된 I를 보여줍니다. _DS -V _GS 그리고 나 _DS -V _DS 각각 0.5 및 0.9 nm t를 갖는 한 쌍의 Ge(001) pMOSFET의 곡선 _시 . (111) 지향 소자와 유사하게, 0.5 nm t를 갖는 Ge(001) pMOSFET _시 I의 개선을 얻습니다. _켜기 그러나 I의 저하 _누설 0.9 nm t 트랜지스터와 비교 _시 .

아 측정된 나 _DS -V _GS 그리고 나 _G -V _GS 0.5 및 0.9 nm t의 (001) 방향 Ge pMOSFET의 곡선 _시 . ㄴ 나 _DS -V _GS 장치의 곡선

중간 간격 D _그것 Ge pMOSFET의 특성은 [16]의 방법으로 연구되었으며 D 값 _그것 D로 계산 _그것 =[SSlog(e)/(kT) /q ) − 1]C _G /q , [16] 여기서 q 전자 전하, k 는 볼츠만 상수, T 는 절대 온도이며 C _G 는 단위 면적당 측정된 게이트 커패시턴스입니다. 그림 12는 D를 보여줍니다. _그것 다양한 Ge 표면 방향을 갖는 비정질 Si의 두께의 함수로서. (111) 방향성 표면의 경우 0.7nm t _시 가장 낮은 D _그것 값. 0.9 nm t _시 , (001) 지향 장치는 더 낮은 D _그것 다른 방향의 트랜지스터와 비교.

디 _그것 다양한 Ge 표면 방향을 가진 비정질 Si의 두께에 비해

마지막으로 표 1에서 다양한 방향에서 Ge pMOSFET의 주요 전기적 특성을 비교합니다. 고정 t _시 , Ge(001) pMOSFET는 다른 두 방향에 비해 향상된 전기적 성능을 갖는다. 드라이브 전류는 t를 줄임으로써 향상될 수 있습니다. _시 0.9 nm에서 0.5 nm까지, 이는 t가 더 얇기 때문입니다. _시 μ에서 저하를 일으키지 않고 상당히 감소된 CET를 제공합니다. _에프 .