상온에서 마그네트론 스퍼터링으로 증착된 비정질 실리콘(a-Si) 패시베이션이 (001) 방향 기판에서 기록적인 유효 정공 이동도를 가진 게르마늄(Ge) p-MOSFET을 구현함을 입증했습니다. 0.9 nm a-Si 캡으로 (001) 소자는 278 cm²/V·s의 피크 μeff를 보였습니다—이는 Si 보편 이동도의 거의 3배에 달하며 낮은 아임계값 스윙과 누설을 유지합니다. (011)과 (111) 방향 소자는 더 낮은 이동도와 더 높은 계면 상태 밀도를 보여 Ge-MOSFET 설계에서 결정 방향의 중요성을 강조합니다.
게르마늄은 실리콘보다 높은 정공 이동도와 낮은 열 예산을 제공해 차세대 CMOS 및 박막 트랜지스터에 매력적입니다. 이 잠재력을 실현하려면 최소 결함 밀도의 계면이 필요합니다. 비정질-Si 캡은 계면 상태를 억제하고, 양호한 열 안정성을 보이며, 물리 기상 증착(PVD)으로 저온 증착 가능해 주요 패시베이션 전략으로 부상했습니다. 본 연구에서는 마그네트론 스퍼터링으로 Ge(001), Ge(011), Ge(111) 웨이퍼에 a-Si를 성장시킨 후 결과적인 전기적 성능을 평가했습니다.
그림 1a는 공정 흐름을 보여줍니다. 희석 HF(1:50) 세정 후, 50 W에서 60-100초 스퍼터링으로 0.5-0.9 nm a-Si 층을 증착했습니다. 5 nm HfO₂ 게이트 유전체를 ALD(250°C, TDMAHf/H₂O)로 증착했습니다. 50 nm TaN 게이트 전극을 스퍼터링, 패터닝, 에칭했습니다. BF₂⁺ 이온(30 keV, 1×10¹⁵ cm⁻²)을 소스/드레인에 주입한 후 15 nm Ni 금속화와 400°C 급속 열 어닐링으로 활성화했습니다. 그림 1b와 1c는 완성된 소자의 단면도와 평면도를 보여줍니다.
a Ge pMOSFET 제작에 사용된 주요 단계를 보여주는 공정 시퀀스(다양한 tSi). b SiO₂ IL이 있는 Ge pMOSFET 단면 개략도. c 제작된 Ge pMOSFET 상부 현미경 이미지.
0.5 nm와 0.9 nm a-Si 스택의 투과전자현미경(TEM)(그림 2)은 더 얇은 캡이 완전히 산화된 반면, 더 두꺼운 캡은 어닐링 후 두 Si 단일층을 유지함을 보여줍니다. 따라서 Si/SiO₂ 계면층(IL)은 a-Si 두께에 의존합니다.
Ge pMOSFET 게이트 스택의 단면 TEM 이미지: a 0.5 nm tSi, b 0.9 nm tSi. HRTEM 인셋은 HfO₂와 Ge 채널 사이에 형성된 Si/SiO₂ IL을 보여줍니다.
그림 3a는 0.9 nm a-Si를 가진 (001), (011), (111) 소자의 I_D-V_G와 I_G-V_G 곡선을 보여줍니다. 모든 소자는 우수한 전달 특성(L_G = 3 µm, W = 100 µm, 채널 방향 [110])을 보입니다. V_G-V_TH = -0.8 V에서 (001) 트랜지스터가 가장 높은 I_ON을 전달합니다(그림 3b), 이는 우수한 μ_eff에 기인합니다. 통계 분석(그림 4)은 (001) 소자가 세 방향 중 가장 높은 I_ON, 최저 누설, 최적 아임계값 스윙(SS), 가장 유리한 V_TH를 가짐을 확인합니다.
a 0.9 nm tSi를 가진 (001), (011), (111) Ge pMOSFET의 측정된 I_D-V_G 및 I_G-V_G 곡선. b 다양한 V_G-V_TH에서 측정된 I_D-V_D 곡선.
0.9 nm tSi를 가진 (001), (011), (111) Ge pMOSFET 비교: a I_ON, b 누설, c SS, d V_TH.
정전 용량-전압 측정(그림 5)은 모든 방향에서 거의 동일한 인버전 정전 용량(~1.56 µF/cm²)을 보여 a-Si 증착 속도가 결정면에 독립적임을 나타냅니다. 결과적인 용량 유효 두께(CET)는 2.2 nm입니다. 약간의 V_TH 이동은 웨이퍼 간 미세한 도핑 변동과 일치합니다.
a 0.9 nm tSi를 가진 다양한 방향 Ge pMOSFET의 C_inv-V_G 곡선. b 포화 C_inv 통계 플롯으로 무시할 만한 변동 보여줌.
이동도 추출(그림 6)은 (001) 소자가 Q_inv ≈ 3.5×10¹² cm⁻²에서 278 cm²/V·s 피크 μ_eff를 보임을 보여줍니다—이는 Si 보편 값의 거의 3배입니다. 더 높은 μ_eff는 표면 거칠기(방향 간 비교 가능)보다는 감소된 계면 상태 밀도(D_it)에 기인합니다.
0.9 nm tSi를 가진 (001), (011), (111) 기판 Ge pMOSFET의 μ_eff 대 Q_inv. (001) 소자는 3.5×10¹² cm⁻²에서 Si 보편 이동도 대비 2.97배 개선 달성.
그림 7은 (111) 소자에 대한 a-Si 두께 영향을 탐구합니다. tSi를 0.9 nm에서 0.5 nm로 줄이면 V_DS = -1.5 V, V_G-V_TH = -0.8 V에서 I_ON이 32% 증가하지만, 동시에 SS가 나빠지고 누설이 증가합니다. 이는 더 높은 D_it 때문입니다. 이 트레이드오프는 그림 8에서 정량화됩니다: 더 얇은 캡은 더 낮은 CET와 더 높은 C_inv로 드라이브 전류를 향상시키지만, 더 높은 D_it은 더 나쁜 SS와 누설로 이어집니다.
a 다양한 tSi를 가진 (111) Ge pMOSFET의 I_D-V_G 및 I_G-V_G. b V_DS = -0.05 V 및 -0.5 V에서 I_D-V_D 곡선.
(111) Ge pMOSFET의 tSi = 0.5, 0.7, 0.9 nm 통계 비교: a I_ON, b 누설, c SS, d V_TH.
그림 9는 0.5 nm 캡이 높은 Q_inv에서 가장 높은 μ_eff(229 cm²/V·s)를 산출하지만 D_it 증가의 대가를 치름을 보여줍니다. C_inv-V_G에서 추출된 CET 값(그림 9a)은 tSi = 0.5, 0.7, 0.9 nm에 대해 각각 1.8, 1.9, 2.2 nm입니다.
a (111) 소자의 0.5, 0.7, 0.9 nm tSi에 대한 300 kHz C_inv-V_G 측정. b 동일 소자의 μ_eff 대 Q_inv.
문헌과의 벤치마킹(그림 10)은 우리 a-Si 패시베이션이 경쟁력 있는 μ_eff를 제공함을 확인하지만, Si₂H₆ 기반 기술과의 격차를 좁히려면 추가 최적화가 필요합니다.
a 본 연구 Ge pMOSFET μ_eff와 발표된 완화 Ge 소자 비교. b 및 c 다양한 CET 값에서 Q_inv = 5×10¹² cm⁻² 및 1×10¹³ cm⁻² 시 μ_eff 벤치마킹.
마지막으로, 더 얇은 a-Si(0.5 nm)를 가진 (001) 소자는 0.9 nm 대응 소자 대비 향상된 I_ON을 보이지만 약간 더 높은 누설을 보여 CET와 D_it 간의 트레이드오프를 설명합니다.
a 0.5 및 0.9 nm tSi를 가진 (001) Ge pMOSFET의 I_D-V_G 및 I_G-V_G 곡선. b 두 소자의 I_D-V_G 곡선.
D_it은 SS 측정(식 1)에서 추출해 각 방향별 tSi에 대해 플롯했습니다(그림 12). 최저 D_it 값은 0.9 nm (001) 소자와 0.7 nm (111) 소자에서 발견됩니다. 이 상관관계는 (001) 소자의 우수한 SS를 설명합니다.
Ge pMOSFET의 (001), (011), (111) 기판에서 a-Si 두께에 따른 D_it.
상온 마그네트론 스퍼터링으로 증착된 비정질-Si 패시베이션은 특히 (001) 기판에서 높은 드라이브 전류와 낮은 누설을 가진 Ge p-MOSFET을 생성합니다. 0.9 nm a-Si 캡은 278 cm²/V·s 피크 μ_eff, Si 대비 2.97배 증가, 우수한 SS를 산출합니다. 캡 두께를 0.5 nm로 줄이면 더 얇은 CET로 I_ON을 추가로 높이지만, 증가된 D_it, 더 높은 누설, 저하된 SS의 대가를 치릅니다. 이 결과는 Ge 기반 소자에서 드라이브, 누설, 계면 품질의 균형을 위해 결정 방향과 a-Si 두께 모두를 최적화해야 함을 입증합니다.
나노물질
초록 ZrO₂ 게이트 유전체를 사용한 고이동도 Ge nMOSFET을 시연하고, 오존(O₃) 처리, O₃ 후처리, 무처리 등 다양한 계면 특성을 가진 트랜지스터와 비교했습니다. O₃ 처리 시 EOT 0.83 nm의 ZrO₂ 유전체를 가진 Ge nMOSFET이 중간 반전 전하 밀도(Q_inv)에서 Si 범용 이동도보다 높은 682 cm²/Vs의 피크 유효 전자 이동도(μ_eff)를 얻었습니다. 반면 Al₂O₃ 계면 층을 가진 O₃ 후처리는 극적으로 향상된 μ_eff를 제공하여, 중간 Q_inv(5 × 10¹² cm⁻²)에서 Si 범용
프로젝트 개요 아두이노 나노로 제어하는 전자석과 홀 효과 센서를 이용한 자기 부상(Magnetic Levitation) 장치입니다. 영구 자석(네오디뮴)을 공중에 띄우고, 홀 센서로 자기장 강도를 측정해 전자석 전류를 PID 또는 간단한 임계값 제어로 조절하여 안정적으로 부상시킵니다. 3D 프린팅 프레임 선택 가능, 펌웨어 업로드 후 PC 없이 12V 전원만으로 독립 동작합니다. 필요한 부품 부품수량비고 아두이노 나노 R31기타 아두이노도 가능하나 실드는 나노 전용 전자석 12V, 직경 25
