향상된 이중 게이트 및 부분 P 매장층이 있는 초저 특정 온 저항 측면 이중 확산 금속 산화물 반도체 트랜지스터

결과 및 토론

그림 1a는 향상된 이중 게이트 및 부분 P 매장층이 있는 초저 특정 온저항 LDMOS의 개략적인 단면을 보여줍니다. LDMOS는 R 감소에 기여하는 N-매립층 및 부분 P-매립층이 있는 이중 게이트를 특징으로 합니다. _on,sp 및 BV를 각각 향상시킵니다. 채널 영역에서 강화된 이중 게이트는 트렌치 게이트와 고농도로 도핑된 N-매립층에 의해 형성됩니다. 기존의 이중 게이트 구조와 비교하여 N-매립층은 온 상태에서 P-웰 아래에 낮은 온 저항 전도 경로를 제공하여 채널 영역의 저항을 크게 줄입니다. 드리프트 영역에서는 낮은 R을 유지하면서 BV를 향상시키기 위해 높은 도핑 농도를 갖는 부분적 P-매립층이 N-드리프트 영역 아래에 도입됩니다. _on,sp . 부분 P 매장층은 드리프트 영역에서 전하 균형을 깨뜨리지 않고 오프 상태에서 수직 전기장을 줄이는 데 도움이 됩니다. 새로운 기기의 키 크기는 표 1에 나와 있습니다.

아 강화된 이중 게이트 및 부분 P 매장층이 있는 초저 특정 온저항 LDMOS의 개략적인 단면도. ㄴ 제안된 LDMOS에 대한 도식적 등가 온저항

그림 1b는 제안된 LDMOS의 등가 온저항 모델을 보여줍니다. 총 온 저항은 드리프트 영역의 저항으로 간주됩니다(R _d ) 및 채널 영역의 저항(R _ㄷ ) 시리즈. 채널 영역에서 표면 채널 전도 경로는 트렌치 채널 전도 경로와 평행합니다. 따라서 R _ㄷ (R _채널 + R _가입 )//(R _채널 + R _nb ), 여기서 R _채널 , R _가입 , R _채널 , 및 R _nb 는 표면 게이트 채널, 축적 영역, 트렌치 게이트 채널 및 N-매립층의 저항입니다. 제안된 온저항 모델을 기반으로 R의 감소 _ㄷ R을 줄임으로써 달성할 수 있습니다. _nb 다른 저항은 주로 공정 기술, 작동 전압 및 임계 전압에 의해 결정되기 때문에 다른 성능에 영향을 미치지 않습니다. R _d 이전 작업에서 표면장 감소(RESURF) 효과를 향상시키기 위해 N 드리프트 영역 아래에 P 매장층을 도입하여 감소되었습니다. 이 작업에서는 낮은 R을 유지하면서 BV를 개선하기 위해 부분 P 매장층을 채택했습니다. _d .

R 감소를 목표로 _ㄷ , 높은 도핑 농도를 갖는 N-매립층이 P-웰 아래에 도입된다. 그림 2는 수치 및 분석 R을 보여줍니다. _ㄷ N-매립층의 도핑 농도의 함수로서 (N _nb ) 단일 게이트 및 이중 게이트 포함. 이중 게이트 구조가 R을 줄이는 데 도움이 되는 것으로 나타납니다. _ㄷ 싱글게이트에 비해 N일 때 _nb =N _d =5.5 × 10 ¹⁶ cm ⁻³ , R _ㄷ 110mΩ입니다. 온 저항 모델에 따르면 R _nb R의 주요 기여자입니다. _ㄷ . 그런 다음 R _nb 더 작은 R을 목표로 감소하는 것이 바람직합니다. _ㄷ . 그림 2a와 같이 R _ㄷ N으로 감소 _nb 증가. N일 때 _nb =1.35 × 10 ¹⁷ cm ⁻³ , R _ㄷ 85mΩ으로 감소합니다. 그러나 그림 2는 N _nb 펀치 스루 고장으로 제한됩니다. 트렌치 게이트 추가로 인해 R _ㄷ N일 때 34% 감소 _nb =N _d =5.5 × 10 ¹⁶ cm ⁻³ . N으로 _nb 증가, R _ㄷ 지속적으로 감소합니다. 최적화된 N _nb =1.05 × 10 ¹⁷ cm ⁻³ , R _ㄷ 마지막으로 45% 감소합니다. N일 때 _nb> 1.05 × 10 ¹⁷ cm ⁻³ , P-well에서 펀치스루 고장이 발생합니다. R의 분석 결과 _on,sp 그림 2는 제안된 모델이 수치 시뮬레이션 결과와 잘 맞는다는 것을 나타냅니다. 따라서 이 모델은 최적화 설계를 안내할 수 있습니다.

수치 및 분석 R _ㄷ N의 함수로 _nb 단일 게이트 및 이중 게이트(Z =1 cm). 아니 _d N-드리프트 영역의 도핑 농도

그림 3a는 N의 함수로 수치 BV를 보여줍니다. _nb P-well의 다른 도핑 농도로 (N _잘 ). 아니 _nb R 뿐만 아니라 _ㄷ , 그러나 또한 BV. 주어진 N에 대해 _잘 , BV는 작은 N에서 변경되지 않습니다. _nb , 그리고 N으로 감소합니다. _nb 증가. N일 때 _nb 1.2 × 10 ¹⁷ 로 증가 cm ⁻³ , BV는 N으로 떨어지기 시작합니다. _잘 =2 × 10 ¹⁷ cm ⁻³ . BV의 하락은 그림 3b와 같이 P-웰 영역의 펀치 스루 파괴에 기인합니다. 드레인 전압이 증가함에 따라 P-웰의 공핍 영역이 소스까지 확장됩니다. 공핍 영역이 N+/P-웰 접합을 공격하면 펀치 스루 파괴가 발생합니다. 큰 N의 경우 _잘 , 공핍은 주로 드리프트 영역으로 확장되며 BV를 저하시키지 않고 펀치 스루 파괴를 피할 수 있습니다. 높은 도핑 농도를 갖는 P-웰은 펀치-스루 항복을 방지하는 데 이점이 있지만 임계 전압을 향상시킬 것입니다. 따라서 N _잘 2 × 10 ¹⁷ cm ⁻³ 임계 전압과 BV와 R 간의 균형을 고려하여 선택됩니다. _on,sp .

아 N의 함수로서의 수치 BV _nb 다른 N _잘 . ㄴ N에 대한 전류 밀도 프로필 _nb =10.5 × 10 ¹⁶ cm ⁻³ 및 14.5 × 10 ¹⁶ cm ⁻³ 동안 N _잘 =2 × 10 ¹⁷ cm ⁻³ 고장 시

낮은 R을 달성하기 위해 _d 높은 BV, 부분적인 P-매립층이 N-드리프트 영역 아래에 도입됩니다. 그림 4a는 ΔL의 함수로 BV를 보여줍니다. _pb 다른 N _pb . 주어진 N에 대해 _pb , ΔL _pb 증가하면 BV가 증가한 다음 약간 감소합니다. ΔL일 때 _pb =0.1 μm, N _pb =1 × 10 ¹⁷ cm ⁻³ , BV는 최대값 43 V에 도달합니다. 인서트는 N으로 등전위 윤곽 프로파일을 보여줍니다. _pb =1 × 10 ¹⁷ cm ⁻³ . 부분 P 매장층 구조의 등전위 윤곽은 전체 P 매장층과 비교하여 기질까지 더 확장됨을 나타냅니다. 그림 4b는 표면과 P-매립/N-드리프트 접합 계면에서의 전기장 분포를 보여줍니다. 최적화된 기존 LDMOS의 경우 일반적으로 N-드리프트/P-매립 인터페이스에서 항복이 발생합니다. 제안된 LDMOS의 경우 N-드리프트/P-sub 접합이 N-드리프트/P-매립 접합을 대체하여 수직 전기장을 완화하고 공핍 영역을 확장하므로 낮은 R을 유지하면서 더 높은 BV가 발생합니다. _d .

아 ΔL의 함수로서의 BV _pb 다른 N _pb . 인서트는 N이 있는 등전위 윤곽 프로파일입니다. _pb =1 × 10 ¹⁷ cm ⁻³ . ㄴ 표면 및 P-매립/N-드리프트 접합 인터페이스에서의 전기장 분포

높은 BV를 달성하려면 N 드리프트와 부분 P 매장층 사이의 전하 균형이 필요합니다. 그림 5a는 수치 및 분석 BV 및 R _on,sp P-매립의 도핑 농도의 함수로서 (N _pb ) 다른 N _d . 주어진 N에 대해 _d , BV는 N이 다양한 최대값을 가집니다. _pb , 최대 BV N의 감소와 함께 증가 _d . 그러나 R _on,sp N으로 증가할 수 있습니다. _d 감소. BV로 인해 40 V보다 높은 값이 필요하면 N _d =5.5 × 10 ¹⁶ cm ⁻³ 및 N _pb =1 × 10 ¹⁷ cm ⁻³ 선택됩니다. 그림 5b는 수치 및 분석 BV 및 R을 보여줍니다. _on,sp STI 층(T _스티 ). 티 _스티 BV 및 R에 강력한 영향을 미칩니다. _on,sp , 그리고 그것은 우리의 이전 작업과 마찬가지로 신중하게 설계되고 최적화되어야 합니다[21]. T를 위해 _스티 <0.3 μm, 폴리 필드 플레이트의 가장자리 아래 항복점은 높은 전기장 피크를 갖습니다. T로 _스티 증가하면 전기장 피크가 완화되고 BV 증가합니다. T를 위해 _스티 =0.3 μm, 43 V의 BV가 얻어진다. T를 위해 _스티 ≥ 0.3 μm, 폴리 필드 플레이트 가장자리 아래의 전기장 피크가 충분히 낮아 결과적으로 브레이크다운 포인트는 드레인 측 아래의 P/N 접합으로 이동합니다. T로 _스티 증가하고 BV가 증가한 다음 포화됩니다.

아 수치(점선) 및 분석(실선) BV 및 R _on,sp N의 기능으로 _pb 다른 N _d . ㄴ 수치(점선) 및 분석(실선) BV 및 R _on,sp T의 기능으로 _스티

그림 6은 기존 BCD(Bipolar-CMOS-DMOS) 기술과 제안된 LDMOS의 벤치마크를 보여줍니다. 분명히 제안된 LDMOS의 공정 기술은 LDMOS의 동급 최고의 성능을 달성한 당사의 BCD 기술과 호환이 가능합니다. 제안된 LDMOS의 제조 과정에서 N-매립층은 P-웰과 동일한 마스크를 공유할 수 있다. 제안된 LDMOS의 경우 R _on,sp 8.5mΩ·mm ² 반면 BV =43 V는 이전 작업에 비해 약 37% 감소했습니다.

기존 BCD 기술의 벤치마크 및 제안된 LDMOS