강화된 듀얼 게이트와 부분 P-매립층으로 초저 특정 온저항 LDMOS 구현

요약 강화된 듀얼 게이트와 부분 P-매립층으로 초저 특정 온저항 LDMOS 구현

요약

43V 항복전압(BV)을 유지하면서 8.5mΩ·mm²의 전례 없는 특정 온저항($R_{on,sp}$)을 달성한 측면 이중확산 MOS(LDMOS) 트랜지스터를 제시합니다. 이 소자는 P-웰 아래 고농도 N-매립층으로 형성된 강화된 듀얼 게이트 구조와 N-드리프트 영역 아래 전략적으로 설계된 부분 P-매립층을 통합합니다. 이러한 혁신은 채널 저항($R_c$)을 감소시키고 수직 전기장 피크를 완화하여 각각 이전 설계 대비 37% 온저항 개선을 달성했습니다. 해석적 온저항 모델과 상세 시뮬레이션 데이터는 $R_{on,sp}$와 BV 간 트레이드오프를 확인하며, 도핑 농도와 층 기하학 최적화를 안내합니다.

배경

현대 아날로그 전력 IC는 낮은 온저항과 높은 항복전압을 모두 갖춘 트랜지스터를 요구합니다. LDMOS 소자에서 드리프트 영역은 전통적으로 저항-전압 트레이드오프를 지배합니다. 이전 연구에서 초천공 트렌치 격리(USTI) LDMOS를 도입하여 깊이와 모서리 각도 최적화로 우수한 성능 달성했으나, 저전압 영역에서 채널 저항이 $R_{on,sp}$의 주요 기여 요소가 되어 드리프트와 채널 영역 모두를 겨냥한 새로운 설계 전략이 필요했습니다.

방법

강화된 듀얼 게이트와 부분 P-매립층을 특징으로 하는 LDMOS를 개발했습니다. 소자 물리는 IMPACT.I, BGN, CONMOB, FLDMOB, SRH, SRFMOB 시뮬레이션 패키지로 모델링했습니다. 드리프트와 채널 저항 기여도를 분석하는 해석적 온저항 프레임워크를 도출하여 N-매립층과 부분 P-매립층의 체계적 최적화를 통해 최소 $R_{on,sp}$와 최대 BV를 유도했습니다.

결과 및 고찰

그림 1a는 제안 소자 단면을 보여주며 듀얼 게이트 구조(트렌치 게이트 + N-매립층)와 드리프트 영역 아래 부분 P-매립층 강조. 주요 치수 파라미터는 표 1 요약. N-매립층은 P-웰 아래 저저항 경로 제공하여 $R_c$ 대폭 감소, 부분 P-매립층은 공핍 영역 확장과 피크 전기장 억제로 BV 향상.

그림 1b는 등가 온저항 모델로 총 온저항은 드리프트 저항($R_d$)과 채널 저항($R_c$)의 직렬 합. 채널에서 표면 게이트와 트렌치 게이트 경로가 병렬로 $R_c = (R_{chs} + R_{acc}) \parallel (R_{cht} + R_{nb})$. 고농도 N-매립층으로 $R_{nb}$ 감소시 $R_c$ 직접 낮추며 다른 성능 지표 영향 없음. 드리프트 저항은 이전 연구에서 입증된 RESURF 효과 활용한 부분 P-매립층으로 최소화.

그림 2는 단일 게이트와 듀얼 게이트 구성에서 N-매립층 도핑 농도($N_{nb}$)에 따른 $R_c$ 의존성. 듀얼 게이트 구조는 $N_{nb} = 5.5 \times 10^{16}$cm⁻³에서 $R_c$ 34% 감소. 추가 도핑은 $R_c$ 지속 증가시키며 약 1.05×10¹⁷cm⁻³에서 펀치스루 발생. 해석 모델이 시뮬레이션과 잘 일치하여 설계 최적화 활용성 검증.

그림 3a는 다양한 P-웰 도핑($N_{pwell}$)에서 $N_{nb}$가 BV에 미치는 영향. 저 $N_{nb}$에서 BV 안정적이나 펀치스루 개시 시 감소. 임계전압과 항복 성능 균형을 위해 $N_{pwell} = 2 \times 10^{17}$cm⁻³ 선택. 그림 3b는 선택 파라미터에서 펀치스루 없는 항복 시 전류 밀도 프로파일 확인.

높은 BV 유지하며 드리프트 저항 추가 감소를 위해 N-드리프트 영역 아래 부분 P-매립층($\Delta L_{pb}$) 도입. 그림 4a에서 $\Delta L_{pb} = 0.1$µm, 도핑 $1 \times 10^{17}$cm⁻³로 최대 BV 43V 달성. 부분 P-매립 구성에서 등전위 윤곽이 기판 깊숙이 확장되어 N-드리프트/P-매립 계면 피크 전기장 감소(그림 4b). 이 설계 변화는 수직 전기장 스트레스 완화와 전하 균형 촉진.

전하 균형 분석(그림 5a) 최적 $N_{pb} = 1 \times 10^{17}$cm⁻³과 N-드리프트 도핑 $5.5 \times 10^{16}$cm⁻³ 조합으로 목표 BV > 40V 달성하며 낮은 $R_{on,sp}$ 유지. 그림 5b는 STI 두께($T_{sti}$) 영향; 0.3µm 두께에서 43V BV와 폴리 필드플레이트 모서리 하 피크 전기장 완화.

그림 6은 제안 LDMOS와 기존 Bipolar-CMOS-DMOS(BCD) 기술 벤치마크. N-매립층과 P-웰 층에 동일한 마스크 세트 활용으로 검증된 BCD 공정 흐름과 호환. 이전 LDMOS(13.3mΩ·mm²) 대비 37% $R_{on,sp}$ 감소하며 43V BV 제공.

결론

고농도 N-매립층으로 채널 저항 감소, 부분 P-매립층으로 항복전압 향상을 동시에 달성한 LDMOS 트랜지스터 제시. 결과 소자는 8.5mΩ·mm² 특정 온저항과 43V BV로 이전 연구 대비 37% 개선. 제작 공정은 기존 BCD 공정과 완전 호환되어 첨단 아날로그 전력 IC 즉시 통합 가능. 반도체 치수 지속 축소 시 채널 길이 단축으로 입증된 아키텍처 이점 유지하며 $R_{on,sp}$ 추가 감소 달성 가능.

공진 공동 결합 실리콘 기반 포토디텍터: 근적외선 편광 감지 구현 변조 레이저 유도 광열 파편화로 Al₂O₃ 나노유체 열확산도 향상