현장 형성 SiO2 HfO2에 도입되었습니다. PEALD(plasma-enhanced atomic layer deposition)에 의한 중간층으로서 Ge 기판 상의 게이트 유전체. HfO2의 계면, 전기 및 밴드 정렬 특성 /SiO2 Ge의 고유전율 게이트 유전체 스택이 잘 조사되었습니다. Si-O-Ge 중간층이 in situ PEALD SiO2 동안 Ge 표면에 형성됨이 입증되었습니다. 증착 과정. 이 중간층은 명백한 Hf-실리케이트 형성 없이 어닐링 동안 환상적인 열 안정성을 보여줍니다. 또한 GeO2를 억제할 수도 있습니다. 하락. 전기 측정에 따르면 정전 용량 등가 두께는 1.53nm이고 누설 전류 밀도는 2.1 × 10 −3 입니다. A/cm 2 Vfb의 게이트 바이어스에서 + 1 V는 어닐링된 샘플에 대해 얻어졌습니다. HfO2에서의 전도(가전자) 대역 오프셋 /SiO2 PDA가 있거나 없는 /Ge 인터페이스는 각각 2.24(2.69) 및 2.48(2.45) eV인 것으로 나타났습니다. 이 결과는 제자리 PEALD SiO2 고품질 Ge 기반 트랜지스터 장치의 실현을 위한 유망한 계면 제어층이 될 수 있습니다. 더욱이, PEALD는 MOCVD보다 훨씬 더 강력한 초박형 계면 제어층 증착 기술임을 입증할 수 있습니다.
<섹션 데이터-제목="배경">금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 지속적인 축소로 Si 기반 MOSFET은 물리적, 기술적 한계에 도달하고 있습니다. 게르마늄(Ge)[1, 2] 및 III-V 재료[3-5]와 같은 대체 채널 재료는 최근 고성능 논리 장치 응용 분야에서 많은 관심을 끌고 있습니다. 그 중 Ge는 본질적으로 더 높은 정공 캐리어 이동도 때문에 MOSFET의 채널 재료로 실리콘을 대체할 가능성이 있습니다[6]. 그러나 Ge 기판에 고유전율 게이트 유전체를 직접 증착하면 종종 높은 계면 트랩 밀도(Dit ) Ge와 고유전율 유전체 층 사이의 원치 않는 계면 층 형성[7]. 따라서 고속 및 저전력 Ge 기반 MOSFET을 구현하기 위해서는 고품질의 high-k를 구현하는 것이 매우 중요합니다. /G 인터페이스. 다행히도 SiO2의 도입과 같이 high-k/Ge 인터페이스의 품질을 개선하기 위한 많은 방법이 보고되었습니다[8]. [9], Si [10], GeO2 [11], Al2 O3 [12, 13], GeOx Ny [14, 15], 희토류 산화물 [16, 17] Ge 기판과 high-k 사이의 계면 제어층 게이트 유전체. 특히, GeO2 /G 구조는 인터페이스 속성이 우수하고 인터페이스 상태 밀도가 매우 낮습니다(Dit ) 1 × 10 11 미만 cm −2 eV −1 달성할 수 있다[18]. 그러나 GeO2 425°C 이상에서 분해되며 물에 용해됩니다. 그 결과 용납할 수 없는 Dit Ge-MOS 커패시터(MOSCAP) [6]에 대해 항상 공개됩니다. 다행히 Kita et al. GeO2의 캡핑 레이어를 보고했습니다. GeO2를 억제할 수 있습니다. 하락; 그러나 캡 레이어의 재료 선택은 매우 중요해야 합니다[19-21]. 예:Si 또는 Y2 O3 HfO2보다 더 효율적으로 작동합니다. Ge-O 탈착을 지연시키기 위해. 이러한 결과는 GeO2를 억제하기 위한 고유전율 재료 또는 계면 제어층 선택의 중요성을 나타냅니다. 하락. Nakashima et al. 매우 얇은 SiO2 /GeO2 물리 기상 증착(PVD)에 의한 이중층은 Ge 패시베이션을 위한 유망한 중간층이며 Dit 4 × 10 11 cm -2 eV −1 미드갭 근처에서 달성되었습니다[22, 23]. Li et al. SiO2 도입 금속-유기 화학 기상 증착(MOCVD) 및 SiO2에 의한 Ge의 중간층 중간층은 HfO2 동안 Ge 외부 확산을 효과적으로 억제할 수 있습니다. 성장 및 후속 증착 후 어닐링 공정 [9]. 따라서 SiO2 Ge 기판에 대한 훌륭한 계면 제어 층이 되어야 합니다. 그러나 PVD 및 MOCVD에 비해 PEALD는 특히 매우 얇은 두께에 대해 훨씬 더 균일한 보호막을 제공할 수 있습니다. 따라서 PEALD로 형성된 SiO2 고성능 Ge 기반 트랜지스터 장치를 달성하기 위한 유망한 계면 제어 레이어일 수 있습니다.
여기에서는 현장 PEALD로 형성된 SiO2를 도입했습니다. HfO2로 /G는 계면 층으로 쌓입니다. ALD HfO2의 계면, 전기 및 밴드 정렬 특성 n형 Ge 기판의 필름은 주의 깊게 조사되었습니다. SiO2 PEALD에 의해 계면 제어 층으로서 Ge 기판 상에 먼저 증착되었다. 그런 다음 HfO2 게이트 유전체는 열 ALD 모드에 의해 제자리에 증착되었습니다. N2에서 60초 동안 500°C에서 증착 후 어닐링(PDA) HfO2에 대해 수행되었습니다. /SiO2 Ge의 고유전율 게이트 유전체 스택. X선 광전자 분광법 분석 결과 Si-O-Ge 중간층과 GeO2 PEALD SiO2 동안 Ge 표면에 층이 형성됨 침적. 이 Si-O-G 중간막은 환상적인 열안정성을 나타낼 뿐만 아니라 GeO2의 열분해를 억제할 수 있습니다. . 따라서 HfO2에 대해 우수한 전기적 특성이 달성되었습니다. /Si-O-Ge/GeO2 /G 스택. MOCVD SiO2와 비교 중간층, 제자리 PEALD SiO2 훨씬 향상된 전기적 특성을 나타냅니다. 따라서 PEALD는 MOSFET 제조, 특히 초박형 계면 제어 층 증착 분야에서 MOCVD보다 훨씬 강력한 기술입니다.
0.2–0.3 Ω∙cm의 저항을 갖는 N형 Sb 도핑 Ge(100)가 기판으로 사용되었습니다. 먼저 아세톤, 에탄올, 이소프로판올, 탈이온수에서 각각 5분 동안 초음파 처리하여 기판을 세척했습니다. 그런 다음 묽은 HBr 용액(H2 O/HBr =3:1)을 사용하여 5분 동안 표면 고유 산화물을 에칭했습니다. 습식 화학 세정 후, 기판을 탈이온수로 헹구고 순수한 N2에서 불어 건조시킵니다. . 그 후, 기질은 즉시 PEALD(Picosun SUNALE TM R-200) 챔버. 하이-k 전에 HfO2 필름 증착, 10 사이클 SiO2 필름은 중간층으로 PEALD에 의해 250°C에서 증착되었으며, 여기서 한 주기는 1초 Si 소스 주입, 10초 N2로 구성되었습니다. 퍼징, 13.5초 산화제 주입 및 4초 N2 정화. 트리스-(디메틸아미노)-실란(TDMAS) 및 O2 플라즈마는 SiO2에 대한 Si 전구체 및 산화제로 사용되었습니다. 증착, 각각. TDMAS는 실온에서 보관하였다. 순수 O2 가스(99.999%)를 O2로 사용했습니다. 플라즈마 소스. 플라즈마 전력 및 O2 가스 유량은 각각 2500W 및 160sccm였습니다. PEALD SiO2의 성장률 ex situ 분광기 타원측정법에 의해 ~0.7Å/주기로 결정되었습니다. 그런 다음 ~4nm 두께의 HfO2 필름은 열 ALD에 의해 40주기 동안 250°C에서 제자리 증착되었으며, 여기서 한 주기는 0.1초 Hf 소스 도징, 4초 N2로 구성되었습니다. 제거, 0.1초 H2 O 투여 및 4 s N2 정화. Tetrakis-(에틸메틸아미노)-하프늄(TEMAH) 및 H2 O는 HfO2에 대한 Hf 전구체 및 산화제로 사용되었습니다. 증착, 각각. TEMAH는 150°C 및 H2에서 증발되었습니다. O는 실온에서 보관하였다. 순수 N2 (99.999%)는 캐리어 가스 및 퍼지 가스로 사용되었습니다. N2에서 PDA를 수행했습니다. 급속 열 어닐링을 사용하여 대기압에서 60초 동안 500°C에서 대기
필름의 계면 구조와 화학적 결합은 표준 Al Kα(1486.7 eV) X선 소스를 사용하여 외부 X선 광전자 분광법(XPS, Thermo Fisher K-Alpha)으로 조사했습니다. XPS 스펙트럼은 90°의 이륙 각도에서 수집되었습니다. 결합 에너지 척도는 Ge 3d5/2를 사용하여 보정되었습니다. 29.4eV에서 피크 또한 XPS 스펙트럼은 스마트형 배경 빼기 후 Gaussian-Lorentzian(G-L) 함수에 맞춰졌습니다. 면적 1.55 × 10 −4 의 Pt 상부 전극 cm 2 HfO2 표면에 증착되었습니다. 전기 측정을 위한 스퍼터링 방법에 의해 섀도우 마스크를 사용하는 필름. 정전 용량-전압(C-V) 및 누설 전류 밀도-전압(J-V) 특성은 프로브 플랫폼(Cascade Summit 12000B-M)이 있는 Keithley 4200 반도체 분석 시스템으로 측정되었습니다.
얇은 PEALD SiO2용 (~0.7nm) Ge, Si 2p는 이상적인 SiO2의 결합 에너지보다 작은 Si-O 결합에 해당하는 102.4eV에서 피크를 나타냅니다(그림 1a). [24]. 둘 다 아산화규소(SiOx ) PEALD 공정 동안 Ge 표면의 증착 및 Si-O-Ge 형성은 Si 2p가 더 낮은 에너지로 이동하도록 할 수 있습니다. 따라서 Ge에서 두꺼운 PEALD(~7nm)의 Si 2p 스펙트럼도 수행되었습니다. 이상적인 SiO2에 해당하는 103.6eV에서 주요 피크를 나타냄을 알 수 있습니다. 그림 1b와 같이 본딩. 따라서 여기에 PEALD에 의해 증착된 실리콘 산화물은 이상적인 SiO2입니다. . 그러나 강한 Si-O-Si 피크 외에도 ~102.4eV에 약한 피크가 있으며, 이는 Ge 표면의 Si-O-Ge 결합에 해당해야 합니다. 따라서 초기 PEALD SiO2에서 Ge 표면에 Si-O-Ge가 형성됨을 알 수 있다. 성장. 현장 4nm HfO2 후 증착에서 Si 2p 피크 강도는 그림 1a와 같이 명백한 화학적 이동(102.3eV) 없이 감소합니다. 또한 Si 2p 피크는 또한 N2에서 500°C PDA 후 명백한 화학적 이동(102.2 eV)을 나타내지 않습니다. , HfO2의 우수한 열 안정성을 나타냄 /SiO2 HfO2 중 인터페이스 증착 및 PDA 공정. 증착된 HfO2의 Hf 4f 스펙트럼에서 /SiO2 게이트 스택(그림 1c)에서 16.5 및 18.2 eV의 이중선은 Hf 4f7/2에 할당될 수 있습니다. 및 Hf 4f5/2 HfO2의 피크 HfO2의 문헌 값과 일치하는 1.7eV의 스핀 궤도 분할 에너지 사용 [25]. 500°C PDA 후 Hf 4f 스펙트럼은 더 높은 에너지로 0.1eV만 이동하여 뚜렷한 변화를 보이지 않습니다. 이는 PDA 공정 중에 형성되는 명백한 Hf-실리케이트가 없음을 의미합니다. 그림 1d에서 증착된 샘플의 Ge 3d 스펙트럼은 29.4 및 30.0 eV에서 이중선 피크를 표시하며, 이는 0.6eV Ge 기판의 신호를 제외하고 Ge-O 본딩의 경우 32.7eV에서 큰 피크가 있습니다. Ge-O 피크는 Ge-O-Si 및 GeO2의 형성으로 인해 발생해야 합니다. . Geo2 층은 PEALD SiO2 동안 표면 산소 플라즈마 산화에 의해 형성되었습니다. 증착 과정. 따라서 실제 제작된 구조는 HfO2입니다. /Si-O-Ge/GeO2 /G 스택. 또한 Ge 3d 스펙트럼은 500°C PDA 처리 후 뚜렷한 변화를 나타내지 않아 HfO2의 열 안정성을 나타냅니다. /Si-O-Ge/GeO2 /GeO가 없는 Ge 스택2 하락. Kita et al.에 의해 보고되었습니다. GeO2의 일부 캡핑 레이어 GeO2를 억제할 수 있습니다. Si 또는 La2와 같은 분해 O3 [19]. 따라서 여기서 Si-O-Ge 중간층을 유도한 PEALD는 GeO2도 억제할 수 있습니다. 분해. 위의 XPS 분석을 기반으로 Ge 표면에 초박형 Si-O-Ge 중간층이 형성된다는 결론을 내릴 수 있습니다. 또한, 이 중간층은 Hf-실리케이트 형성 없이 환상적인 열 안정성을 나타내며 GeO2도 억제할 수 있습니다. 저하.
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SiO2의 XPS 스펙트럼 /Ge 및 HfO2 /SiO2 /G 구조. 아 SiO2의 Si 2p 스펙트럼 , 증착 및 어닐링된 HfO2 /SiO2 게에. ㄴ 두꺼운 SiO2의 Si 2p 스펙트럼 (7 nm) Ge에서 c, d 증착 및 열처리된 HfO2의 Hf 4f 및 Ge 3d 스펙트럼 /SiO2 /G 구조
그림 2a는 HfO2의 고주파수(1MHz) C-V 곡선을 나타냅니다. /SiO2 PDA 전후에 Ge의 게이트 스택. 플랫 밴드 전압(V fb ) HfO2 값 /SiO2 /Ge PDA 전후는 각각 0.42 및 0.27V입니다. 계산된 이상형 V fb 값은 0.55V입니다. 약간 음수 V fb 시프트는 유전체의 산소 결손에 의해 유도될 수 있는 양의 고정 전하를 나타냅니다[26, 27]. 불활성 분위기 어닐링 과정에서 더 많은 산소 결손이 유도되어 약간 음의 V fb 옮기다. 많은 보고된 문헌에서 GeO2 어닐링 중 열화는 양의 V를 유발합니다. fb 옮기다. Ge-O의 탈착 과정은 추가적인 음전하를 생성하는 것으로 여겨진다[28, 29]. 따라서 GeO2 V에서 Ge-O-Si 중간층에 의해 분해가 억제됩니다. fb 옮기다. 축적 커패시턴스가 원래의 1.92에서 2.25μF/cm 2 로 분명히 증가합니다. PDA 이후. MOS 커패시터의 해당 정전 용량 등가 두께(CET) 값은 ε0을 사용하여 C-V 곡선의 누적 정전 용량에서 계산할 수 있습니다. εr A/Cacc [30]. 따라서 1.80nm의 증착된 샘플과 비교하여 PDA 후에 1.53nm의 더 작은 CET가 얻어집니다. 이는 PDA 공정 이후에 더 조밀하고 얇은 고유전율 층을 얻을 수 있기 때문이라고 할 수 있다. 그림 2b는 HfO2의 누설 전류 특성을 보여줍니다. /SiO2 PDA 전후의 Ge에 대한 영화. V의 바이어스 전압에서 fb + 1 V, 누설 전류 밀도는 2.1 × 10 −3 입니다. A/cm 2 및 2.2 × 10 −4 A/cm 2 PDA 전후의 샘플에 대해 각각. PDA 이후 누설 전류 밀도가 증가한 것은 게이트 유전체 두께가 감소했기 때문일 수도 있습니다.
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HfO2의 전기적 특성 /SiO2 500°C PDA 전후에 Ge 기판의 게이트 스택. 아 고주파(1M Hz) C-V 곡선. ㄴ J-V 곡선
HfO2의 인터페이스 품질을 검사하기 위해 /SiO2 /G 정량적으로 인터페이스 상태 밀도(D 그것 )은 전도도 방법[31]에 의해 결정되었습니다. 그림 3은 D의 분포를 보여줍니다. 그것 Ec 아래 Pt/HfO2에 대해 상온에서 전도도 방법으로 추출한 밴드 갭에서 /SiO2 /Ge 500°C PDA 전후. 디 그것 D에서 대략적으로 계산할 수 있습니다. 그것 =2.5 × (G p /와 )최대 /A q, 여기서 (G p /와 )최대 컨덕턴스-전압 특성의 피크 값, f (=와 /2π)는 주파수, A 는 전극 면적이고 q 원소 전하이다. 따라서 D 그것 Pt/HfO2 값 /SiO2 PDA가 있거나 없는 /Ge 구조는 4.05 × 10 12 로 결정됩니다. eV −1 cm -2 및 5.37 × 10 12 eV −1 cm −2 E-Ev에서 =0.38 eV, 각각. 하단 D 그것 2.03 × 10 12 의 값 cm −2 eV −1 및 2.67 × 10 12 cm −2 eV -1 PDA가 없는 샘플과 PDA가 있는 샘플에서 각각 전도대의 바닥 부근에서 관찰됩니다.
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Dit 배포 Ec 아래 Pt/HfO2에 대한 실온에서의 밴드 갭 /SiO2 /Ge 500°C PDA 전후
그림 4는 누설 전류 밀도(J g ) 서로 다른 계면 제어층을 갖는 Ge 기반 MOS 커패시터의 CET 관계[32, 33]. 이전 연구[34]에서 보고된 중간층이 없는 S-passivated Ge와 비교하여 HfO2 /SiO2 이 작업에서 /Ge는 더 작은 CET(1.53 vs 2.18 nm), 누설 전류 밀도(2.1 × 10 −3 )로 훨씬 향상된 특성을 나타냅니다. 대 3.1A/cm 2 ) 및 D 그것 (4.37 × 10 12 대 8.61 × 10 12 eV −1 cm −2 ). 그것은 제자리 PEALD-형성된 SiO2 Ge에 대한 훌륭한 보호막입니다. 또한, ex situ-formed SiO2에 비해 MOCVD에 의한 중간층 [9], 현장 PEALD-형성 SiO2가 있는 샘플 이 작업에서 중간층은 더 작은 CET(1.53 vs 1.75 nm)와 누설 전류 밀도(2.1 vs 3.9 mA/cm 2 ) 모두에서 더 나은 전기적 성능을 보여줍니다. ). SiO2 PEALD에 의해 증착된 증착은 특히 초박형 두께에 대해 MOCVD보다 더 균일합니다.
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서로 다른 계면 제어 레이어가 있는 Ge 기반 MOS 커패시터의 누설 전류 밀도(Jg)-CET 관계
HfO2에서의 밴드 정렬 /SiO2 /G 인터페이스는 또한 가전자대 오프셋 ∆E v를 측정하여 결정되었습니다. (VBO) XPS를 사용합니다. VBO 값은 코어 레벨과 기판의 가전자대(VB) 가장자리 사이의 에너지 차이가 유전체 필름의 증착 유무에 관계없이 일정하게 유지된다는 가정에 기초하여 얻을 수 있습니다[35]. 여기에서 Ge 기판은 게이트 유전체 스택과 Ge 기판 사이의 VBO를 결정하기 위한 기준으로 선택되었습니다. 그림 5a는 증착 및 열처리된 HfO2로 깨끗한 Ge 기판의 VB 스펙트럼을 나타냅니다. /SiO2 /G 스택은 각각 선형 외삽법에 의해 결정됩니다. 깨끗한 Ge 기판의 VB 가장자리는 0.10eV로 결정되었습니다. 그리고, 증착 및 어닐링된 HfO2의 VB 가장자리 /SiO2 샘플은 각각 2.55 및 2.79eV인 것으로 확인되었습니다. HfO2에 대한 VB 스펙트럼에 작은 꼬리가 있음을 알 수 있습니다. /SiO2 /Ge 스택은 Ge 기판 신호에 해당합니다[36]. 이 약한 꼬리의 앞쪽 가장자리는 0.10eV로 측정되며 Ge 기판의 VB 가장자리와 동일합니다. 따라서 HfO2 인터페이스의 VBO /SiO2 PDA가 있거나 없는 /Ge는 각각 2.69 및 2.45eV로 추정됩니다. 전도대 오프셋 ∆E ㄷ (CBO)는 HfO2의 밴드갭에서 기판의 VBO와 밴드갭을 빼서 얻을 수 있습니다. :
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증착 및 열처리된 HfO2의 밴드 정렬 /SiO2 Ge에 영화. 아 증착되고 어닐링된 HfO2로서의 Ge 기질의 원자가 밴드 스펙트럼 /SiO2 영화. ㄴ 증착 및 어닐링된 HfO2의 밴드 정렬 개략도 /SiO2 Ge의 영화
$$ \varDelta {E}_c={E}_g\left({\mathrm{HfO}}_2\right) - {E}_g\left(\mathrm{Ge}\right) - \varDelta {E}_v , $$여기서 E g (HfO2 ) 및 E g (Ge)는 HfO2의 밴드갭입니다. 및 Ge, 각각. Ge 및 HfO2의 밴드갭 각각 0.67 및 5.6eV입니다. 따라서 HfO2의 인터페이스에서 CBO 값 /SiO2 PDA가 있거나 없는 /Ge는 각각 2.24eV 및 2.48eV로 추정됩니다. CBO 값은 이전에 보고된 1.8–2.6 eV의 데이터와 일치합니다[37]. 그림 5b는 증착 및 어닐링된 HfO2의 해당 밴드 정렬을 보여줍니다. /SiO2 /G 구조. 분명히, HfO2 /SiO2 Ge의 고유전율 게이트 유전체 스택은 누설 전류를 억제하기 위해 큰 장벽 높이와 함께 큰 VBO 및 CBO 값을 나타냅니다.
요약하면, SiO2 중간층이 HfO2에 도입되었습니다. in situ PEALD로 n-Ge 기판의 게이트 유전체를 성공적으로 만들었습니다. HfO2의 계면, 전기적 특성 및 밴드 정렬을 조사했습니다. /SiO2 /Ge MOS. Ge-O-Si 중간층과 GeO2 층이 In situ SiO2 동안 Ge 표면에 형성됩니다. 침적. 이 Ge-O-Si 중간층은 Hf-실리케이트 형성 없이 PDA 동안 환상적인 열 안정성을 보여줍니다. 또한, Ge-O-Si 중간층은 GeO2도 억제할 수 있습니다. 어닐링 과정에서 열화. HfO2 /SiO2 PDA 후 /Ge 샘플은 2.1 × 10 −3 의 낮은 누설 전류 밀도와 함께 1.53nm의 CET 값을 나타냅니다. A/cm 2 Vfb에서 + 1 V. HfO2에서의 VBO 값 /SiO2 PDA가 있는 경우와 없는 경우의 /Ge는 각각 2.69 및 2.45eV로 결정되고 CBO 값은 각각 2.24 및 2.48eV로 결정됩니다. Ex situ-formed SiO2와 비교 MOCVD에 의한 중간층, 현장 PEALD-형성 SiO2가 있는 샘플 이 작업에서 중간층은 SiO2 PEALD에 의해 증착된 물질은 MOCVD보다 더 균일합니다. 따라서 PEALD는 MOCVD보다 훨씬 더 강력한 초박형 계면 제어층 증착 기술입니다.
나노물질
초록 3 펄스 오존(O3)이 있거나 없는 사파이어 기판에 원자층 증착(ALD) 성장 ZnO 박막의 특성 ) 산화제 전구체 및 증착 후 열 어닐링(TA)으로 조사됩니다. ZnO 에피층의 증착 온도와 두께는 각각 180°C 및 85 nm입니다. 증착 후 열처리는 산소 분위기(O2 ) 1시간 동안 강산화제 O3 성장하는 ZnO의 증착 후 TA, 고유 변형률 및 응력은 각각 매우 낮은 배경 전자 농도(9.4 × 1015)로 0.49% 및 2.22 GPa로 감소 cm−3 ). 이것은 통합된 광발광(PL) 스펙트럼의 열 소광 분석에서 열 활
초록 최근 보고된 높은 전력 변환 효율(PCE)을 가진 페로브스카이트 태양 전지(PSC)는 대부분 메조포러스 티타늄 산화물(TiO2 ) 전체 히스테리시스를 줄이는 주요 요인입니다. 그러나 메조포러스 TiO2에 대한 기존 제조 방법은 일반적으로 고온 어닐링 공정이 필요합니다. 또한 전자전도도를 높이고 캐리어 재결합을 줄이는 면에서 아직 개선할 길이 멀다. 여기에서 Nb:TiO2를 제조하기 위해 손쉬운 1단계, 현장, 저온 방법이 개발되었습니다. PSC의 스캐폴드 및 전자 수송층(ETL) 역할을 하는 조밀한 메조포러스 층. Nb:Ti
