온 상태 저항(R)을 줄이기 위한 2DEG의 새로운 향상 모드 수직 GaN 전계 효과 트랜지스터(FET) 켜기 ) 및 항복 전압(BV)을 향상시키기 위한 기판 패턴(SP)이 이 작업에서 제안됩니다. SP의 너비와 높이를 의도적으로 설계함으로써 R 켜기 , 향상된 Baliga의 Figure-Of-Merits(BFOM, BV 2 /R 켜기 ). 실험적으로 보정된 ATLAS 시뮬레이션에 의해 검증된 700nm 길이 및 4.6μm 너비 SP를 가진 제안된 장치는 패턴 기판이 없는 FET에 비해 6배 더 높은 BFOM을 특징으로 합니다. 또한 제안된 기둥 장치와 내부 SP는 나노 크기의 영역만 차지하므로 이러한 장치를 고밀도로 집적할 수 있어 향후 전력 응용 분야에서 높은 잠재력을 발휘할 수 있습니다.
<섹션 데이터-제목="배경">요즘은 ZnO, In2 등의 와이드 밴드갭 반도체가 O3 , SiC, 질화갈륨(GaN)이 주목받고 있다[1,2,3,4,5]. 반면, 전자적 특성을 고려할 때 측면 AlGaN/GaN 고 전자 이동도 트랜지스터(HEMT)는 더 높은 항복 전압(BV) 및 더 강한 열 안정성. p형 캡[6, 7], 불소 이온 주입[8, 9], 얇은 장벽[10, 11], 이중 채널[5, 12], 필드 결합 게이트[13] 등 많은 노력 , 드라이버 회로를 단순화하고자 하는 인핸스먼트형 HEMT의 구현에 대해 이루어졌다.
그러나 이러한 기술은 임계 전압의 낮은 균일성, 수직 칩 면적의 낭비, 전류 붕괴, 제한된 Baliga의 BFOM(Figure-Of-Merits) 등과 같은 많은 어려운 문제에 직면해 있습니다. 특히, 드리프트 길이와 BV 사이의 모순은 소자의 축소에 부정적인 영향을 미친다[14, 15]. 즉, 장치가 작을수록 BV가 낮아져 전계 분포를 최적화하여 BFOM을 촉진하는 접합 단자를 채택하기가 더 어렵습니다. 이를 위해 백 배리어[16], 매립 접합[17], 양자우물 전계판[18] 및 기타 전기장판의 특성을 나타내는 측면 HEMT에 삽입되는 기타 구조를 활용하여 BV를 향상시키는 것이 제안되었습니다. 칩의 수직 영역입니다.
한편, 벌크 GaN VFET(Vertical Field Effect Transistor)는 GaN의 우수한 특성으로 인해 강화형 기능의 구현이 용이하고 수직 영역의 완전한 활용으로 인해 점점 더 주목을 받고 있다[19 ,20,21,22]. 많은 새로운 구조가 BV를 기울이고 동시에 온 상태 저항(R 켜기 ) [23,24,25]. 그러나 GaN에서 초접합(SJ) 제조의 어려움은 말할 것도 없고, 이동도가 높은 2차원 전자 가스(2DEG)의 부족은 더 높은 R 켜기 [26], 이러한 장치에서 BFOM의 최적화를 방해합니다.
이 연구에서 R을 감소시키기 위한 2DEG의 새로운 향상 모드 수직 GaN FET 켜기 및 BV를 향상시키기 위한 기판 패턴(SP)이 제안되며, 여기서 2DEG 채널과 SP의 조합은 낮은 온 상태 저항과 높은 BV 사이의 모순을 효과적으로 균형을 이룹니다. 또한 제안하는 소자 기둥과 내부의 SP는 나노 크기의 영역만을 차지하므로 소자의 고밀도 집적을 가능하게 한다. ATLAS에서 구성된 수치 시뮬레이션으로 검증된 제안된 장치는 패턴 기판이 없는 동일한 FET(전계 효과 트랜지스터)에 비해 더 높은 BFOM을 제공하므로 향후 전력 응용 분야에서 높은 잠재력을 제공합니다.
<섹션 데이터-제목="방법">제안된 장치는 일반 Al0.23에서 생성됩니다. 그림 1a와 같이 고농축 n형 기판이 드레인 전극 역할을 하는 GaN/GaN 웨이퍼. 여기서 SiN(실리콘 질화물), AlGaN 및 GaN 층의 두께는 105nm, 20nm, 5μm입니다. , 각각. 2 × 10 16 의 n형 GaN cm −3 도핑 n D 및 2 × 10 17 의 p형 GaN 캡 cm −3 도핑 n A 버퍼와 합성 채널로 각각 설정된다[27, 28]. 게이트 옆에 있는 채널의 또 다른 구성 요소는 그림 1b와 같이 2DEG를 유도하기 위해 도입된 얇은 AlGaN 층입니다. 산화알루미늄으로 만든 SP(Al2 O3 ) 예를 들어 이 논문에서는 기판에서 성장합니다.
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회로도 a 3D 기둥 구조 및 b 제안된 SP-VFET의 레이블이 지정된 기하학적 매개변수가 있는 단면
따라서 전체 장치는 표준 공정에 의해 연속적으로 제작될 수 있습니다. GaN 버퍼, (4) AlGaN 장벽 및 p-GaN 캡 증착, (5) 전극 및 패시베이션 제작.
이식된 ATLAS 시뮬레이터는 p-GaN 캡이 있는 향상형 HEMT의 실험 데이터에 의해 보정됩니다[29, 30]. 기기의 보정 및 기타 사양은 표 1과 같습니다. 다른 구성은 이전 작업[31]에서 찾을 수 있습니다. SP/GaN 인터페이스에 위치한 인터페이스 트랩의 유형과 밀도는 커패시턴스 기반 실험 측정을 참조합니다[32,33,34]. AlGaN/GaN 표면의 분극 전하는 해당하는 간단한 2차 피팅 방정식[35]에 따라 확인됩니다.
온 상태에서, 2-DEG 채널과 SP가 없는 소자와 비교하여, 제안된 기판 패턴이 있는 수직 전계 효과 트랜지스터(SP-VFET)는 2-DEG 및 더 좁은 수직 전류 채널로 인해 높은 전도성 경로를 특징으로 합니다. 이는 그림 2와 같이 컨덕턴스를 축소합니다. 세부적으로, AlGaN/GaN 인터페이스에 집중된 고밀도 2DEG 덕분에 전류 흐름의 측면 경로가 유지될 수 있으며, 이는 전체 디바이스 컨덕턴스를 부분적으로 보상합니다. 대조적으로, 2DEG 채널이 없는 SP-VFET 장치의 현재 수송 능력은 크게 영향을 받을 것입니다.
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a의 순방향 전류 흐름의 개략도 SP가 없는 기기, b SP가 짧은 제안된 SP-VFET 및 c 긴 SP
p-GaN 캡의 길이는 p-GaN이 전체 장치 표면을 거의 덮는 길이가 700nm보다 길어질 때까지 전기장(E-필드)의 농도에 크게 영향을 미치지 않습니다. 그림 3에서 볼 수 있듯이 AlGaN/GaN 경계면을 따른 E-field 분포는 p-GaN의 오른쪽 모서리 주변에 피크를 소유합니다. 피크의 위치는 다양한 p-GaN 길이에 따라 이동하지만 동일한 크기를 유지합니다. p-GaN 캡이 600nm보다 길 때 피크 값의 작은 차이가 그림 3에서 볼 수 있습니다. 긴 p-GaN 캡이 장치의 전체 E-필드를 평평하게 하고 그에 따라 장치의 저항을 확장하기 때문입니다. 2DEG의 고갈에.
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다른 p-GaN 길이에서 AlGaN/GaN 이종접합을 따라 SP가 없는 소자의 전계 분포
동시에 도입된 p-GaN, 2-DEG 및 SP의 영향을 설명하기 위해 그림 4a에 개략적으로 표시된 것처럼 온 상태 전도 모델을 구축할 수 있습니다. 엠 1 그리고 M 2 p-GaN 및 AlGaN에 각각 전도 채널이 형성된 MIS 유사 트랜지스터입니다. R 1 벌크 GaN에서 수직 저항의 극미한 부분을 나타냅니다. R 2 및 R 3 2-DEG 채널의 극소 저항 부분을 각각 부분적으로 공핍이 있는 경우와 없는 경우를 나타냅니다. 저항의 법칙에 따르면, R 1 , R 2 , 및 R 3 다음과 같이 얻을 수 있습니다.
$$ {R}_1=\frac{1}{n_1 q\mu}\bullet \frac{l}{dx\bullet {W}_D} $$$$ {R}_2=\frac{1}{n_2 q\mu}\bullet \frac{dx}{t\bullet {W}_D} $$$$ {R}_3=\frac{1}{n_3 q\mu}\bullet \frac{dx}{t\ 총알 {W}_D} $$여기서 n 1 , n 2 , 및 n 3 GaN, 공핍되지 않은 2-DEG 및 공핍된 2-DEG에서 각각 전기 농도를 나타냅니다. q 는 전자 전하이고 μ 는 GaN에서 전자의 이동도입니다. 나 수직 전도성 경로의 길이 및 dx 수평선의 극소 길이입니다. 와 디 장치의 너비입니다. 그리고 t 는 2-DEG의 두께입니다. 편의를 위해 t 10nm로 설정됩니다[7]. p-GaN n 아래의 공핍된 2-DEG의 농도 3 고갈되지 않은 농도와 동일 n 1 공핍된 p-GaN [31]의 총 음전하를 뺀 값입니다.
$$ {n}_3={n}_2-{n}_A{x}_D $$ <사진>
a의 개략도 SP가 없는 제안된 상태 모델 b SP가 있는 온스테이트 저항 네트워크 모델
p-GaN 캡은 완전히 고갈된 것으로 간주될 수 있으므로 x 디 p-GaN의 두께인 105nm와 같습니다. R과 비교 1 , R 2 및 R 3 R보다 훨씬 낮습니다. 1 , 더 높은 전자 농도와 더 짧은 전도 경로 때문입니다. 따라서 2-DEG 채널의 저항은 무시할 수 있습니다. 또한 드레인 전압이 작고 MIS형 트랜지스터가 M일 때 1 그리고 M 2 불포화 모델에서 작업, M의 온 상태 저항 1 그리고 M 2 무시할 수 없는 일정한 저항으로 간주될 수 있습니다. R n . 계산을 단순화하기 위해 수직 전류 경로 컨덕턴스 G의 분석 형식 v 수직 전류 경로는 다음과 같이 얻을 수 있습니다.
$$ {G}_v={\int}_0^{L_D}\frac{1}{R_1}={\int}_0^{L_D}{n}_1 q\mu \bullet \frac{dx\bullet { 여}_D}{l} $$여기서 L D 장치의 길이입니다.
따라서 온 상태 저항 R 켜기 읽을 수 있습니다
$$ {R}_{on}=\frac{1}{G_v}+{R}_n=\frac{1}{n_1 q\mu}\bullet \frac{l}{L_D\bullet {W}_D }+{R}_n $$SP가 존재하면 그림 4b와 같이 수직 전도성 경로가 부분적으로 차단됩니다. 따라서 수직 전류 경로의 컨덕턴스는 다음과 같이 표현될 수 있습니다.
$$ {G}_v={\int}_{L_W}^{L_{\mathrm{D}}}\frac{1}{R_1}={\int}_{L_W}^{L_D}{n} _1 q\mu \bullet \frac{dx\bullet {W}_D}{l} $$여기서 L 여 SP의 길이입니다.
따라서 해당 R 켜기 다음과 같이 표현할 수 있습니다.
$$ {R}_{on}=\frac{1}{G_v}+{R}_n=\frac{1}{n_1 q\mu}\bullet \frac{l}{\left({L}_D -{L}_W\right)\bullet{W}_D}+{R}_n $$오프 상태에서 커패시터와 같은 기능과 음으로 대전된 인터페이스 트랩으로 인해 SP는 p-GaN 캡 아래의 전기장을 효과적으로 재분배하여 그림과 같이 더 넓은 밴드 갭을 소유하는 SP 주변의 필드 집중을 나타냅니다. 그림 5. 이러한 E-필드 재분배는 p-GaN 및 게이트 주변에 나타나는 공핍 영역을 축소하여 p-GaN 캡 및 게이트 주변의 높은 필드 집중을 완화하여 SP-VFET의 BV를 향상시킵니다. 현저하게. 다른 한편으로, 위에서 언급한 바와 같이 SP는 SP에 의해 도입된 음전하가 게이트 근처의 포텐셜 에너지의 증가로 이어지도록 장치 컨덕턴스에 영향을 미치며, 이는 게이트 근처의 2-DEG 감소를 설명합니다. 결과적으로 SP의 길이와 높이를 변경하여 변동하는 BFOM을 얻을 수 있습니다.
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a의 전기장 및 공핍 영역의 도식적 분포 SP가 없는 기기, b SP가 짧은 제안된 SP-VFET 및 c SP가 긴 제안된 SP-VFET
즉, SP는 그림 6a, b와 같이 p-GaN 모서리 주변의 E-장의 피크를 줄이는 동시에 SP를 가로질러 집중되는 E-field를 끌어들일 수 있습니다. 그러나 SP의 더 높은 임계 E-필드 덕분에 이러한 E-필드 집중은 장치를 손상시키지 않으며 SP-VFET는 훨씬 더 높은 BV를 나타냅니다.
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a 경계면을 따라 제안된 SP-VFET의 전계 분포 p-GaN/AlGaN 및 b GaN/SP
그림 7a, b는 각각 SP가 없는 제안 장치의 전달 및 출력 곡선을 보여줍니다. p-GaN 캡의 길이가 다를 때 이 곡선은 임계값 이하 및 켜짐 영역 모두에서 서로 중첩되며, 이는 p-GaN 캡의 길이가 SP가 없는 장치의 컨덕턴스에 영향을 미치지 않음을 시사합니다. 다시 말해, p-GaN 캡이 2-DEG를 부분적으로 고갈시키고 이에 따라 2-DEG 채널의 저항에 영향을 미치지만, 나머지 2-DEG는 여전히 큰 농도 n을 소유합니다. 3 고갈되지 않은 농도 n에 가깝습니다. 2 , 이는 p-GaN 캡의 p형 농도를 최적화하여 실현됩니다. 또한, 앞서 분석한 바와 같이 2-DEG 채널의 저항은 수직 경로에서 n-GaN의 저항에 비해 다소 작습니다. 따라서 그림 7a, b에서 전달 곡선이 서로 중첩됩니다. 그러나 고도로 집중된 E-field로부터 게이트를 보호하기 위해 이러한 밀집이 게이트에 인접하지 않아야 하며, 이는 p-GaN의 길이가 너무 짧지 않아야 함을 의미합니다. 따라서 우리 작업에서 p-GaN의 최소 길이는 달리 명시되지 않는 한 400nm입니다.
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아 전송 곡선 및 b 다른 길이의 p-GaN 캡에서 SP가 없는 장치의 출력 곡선
그림 8은 제안된 SP-VFET와 SP가 없는 VFET의 출력 특성을 보여준다. SP가 수직 전도 채널을 좁혀 소자 저항을 부과한다는 것을 알 수 있습니다. 구체적으로, 온 상태 저항은 높이가 4.7μm 미만일 때 SP의 높이와 무관하지만 좁은 수직 전류 경로가 컨덕턴스를 축소하는 메커니즘과 일치하는 SP의 길이에 크게 의존합니다. 전자의 독립성은 2DEG가 중간 높이 내에서 SP에 의해 약화되지 않는 주요 측면 전도 채널이기 때문입니다. 그러나 SP가 2-DEG 채널에 인접해 있으면 SP 주변에 도입된 음전하가 에너지 대역을 레벨업하여 2-DEG 농도의 극적인 감소를 초래합니다. 결과적으로 2-DEG의 저항이 증가하고 전체 온 상태 저항 R 켜기 그에 따라 증가합니다. 게다가, 이후 종속성은 앞서 언급한 수직 채널의 현저하게 부스트된 저항에서 비롯됩니다. 또한 높은 SP에 의해 유도된 2-DEG의 격자 결함이 SP의 높이를 제한한다는 점에 유의해야 합니다.
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다양한 a를 갖는 제안된 SP-VFET의 출력 곡선 SP 너비 및 b SP가 없는 장치와 비교한 SP 길이
그림 9는 SP가 있거나 없는 VFET 장치의 게이트 주변의 전류 밀도 분포에 대한 세부 정보를 보여줍니다. 여기서 SP가 없는 VFET는 그림 8a와 일치하는 더 높은 전류 전달 능력을 가집니다. 반대로 SP-VFET는 수직 채널을 좁혀 전류 전도를 줄입니다. 한편, 상세한 그림은 측면 채널의 전류가 2DEG에 의해 전달되고 SP 높이가 증가함에 따라 전체 전류 밀도가 약간 변한다는 것을 명확하게 보여줍니다. 이는 메커니즘 섹션에서도 입증됩니다. 결과는 측면 채널 저항이 중간 높이 내에서 SP에 의해 현저하게 부과되지 않음을 나타냅니다.
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a의 현재 밀도 SP가 없는 기기 및 b –d SP 기하학적 매개변수가 다른 제안된 SP-VFET
그림 10a는 추출된 온 상태 저항과 해당 BV를 보여줍니다. SP-VFET의 저항은 SP가 길수록 증가합니다. 그리고 특히 저항 대 SP 길이의 곡선은 쌍곡선 경향을 나타내며 곡선의 기울기는 SP 길이가 길수록 증가합니다. 앞서 분석한 바와 같이 R 켜기 SP 길이 L에 따라 다름 여 시뮬레이션 결과와 일치하는 쌍곡선 함수의 형태로. 또한 SP 높이가 다른 저항 곡선은 높이가 4.7μm보다 낮을 때 서로 중첩되어 위에서 언급한 것처럼 2-DEG 채널이 주요 측면 전도성 경로이고 2-DEG 채널이 영향을 받지 않음을 시사합니다.
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아 추출된 온 상태 저항과 BV, b 서로 다른 SP 길이와 너비에서 제안된 SP-VFET의 BFOM에 따라
그림 10b는 SP-VFET의 계산된 BFOM을 보여줍니다. BV 및 온 상태 저항의 증가 속도가 다르기 때문에 모든 장치의 BFOM은 먼저 성장한 다음 SP의 길이가 400nm보다 길면 감소합니다. 125MW/cm 2 의 피크 BFOM 길이가 700nm에 도달하고 높이가 4.6μm에 도달하면 달성됩니다. SP가 없는 소자에 비해 제안된 SP-VFET는 BFOM 측면에서 6배 이상의 성능을 보인다.
이 개선은 SP 주변의 음으로 하전된 인터페이스 트랩 덕분에 p-GaN 아래의 높은 E-필드의 억제를 소유하여 달성됩니다. SP 계면의 포획된 음전하와 p-GaN 주변의 공핍 영역 사이에서 발생하는 상호 작용은 주로 포획된 전하를 향한 새로운 E-장의 분포를 형성합니다. 가우스의 법칙에 따르면, 전기 플럭스는 원으로 둘러싸인 전하에 의해 제한됩니다. 따라서 도입된 전기장은 다른 곳으로 향하는 전기 플럭스에 영향을 미칩니다. 공핍 영역의 음전하는 p-GaN 주변의 붐비는 E-field의 주요 소스이기 때문에 갇힌 전하에 의해 도입된 E-field는 p-GaN 주변의 붐비는 E-field를 억제하는 역할을 할 것이며, 결과적으로, BV가 향상됩니다. 특히, SP 길이가 400nm 미만인 경우 SP에 의해 도입된 음전하는 공핍 영역에서 멀리 떨어져 있습니다. 따라서, 공핍 영역과 트랩된 음전하 사이에 형성되는 전기장은 너무 작아서 p-GaN 아래의 혼잡한 전기장에 영향을 미치는 역할을 하지 못한다. 결과적으로 장치의 BV가 약간 증가합니다. 그러나 SP 길이가 400nm보다 높기 때문에 SP 계면에 더 많이 포획된 음전하와 공핍 영역과 포획된 음전하 사이의 거리가 더 짧기 때문에 공핍 영역과 포획된 음전하 사이의 E-장은 향상되어 BV의 성장으로 이어집니다.
또한 SP 주변 영역은 SP에 의해 도입된 음전하로 인해 엄청나게 고갈됩니다. 그리고 그림 11에서 볼 수 있듯이 SP가 길수록 수직 누설 전류 경로는 디바이스 에지로 압착되는 공핍 영역으로 인해 폭이 축소되고 누설 전류도 차단되고 결과적으로 BV가 향상됩니다. 따라서 SP 길이가 증가함에 따라 BV가 현저하게 증가합니다.
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a의 누설 전류 밀도 SP가 없는 기기 및 b –d SP 기하학적 매개변수가 다른 제안된 SP-VFET
그림 12는 드레인 전압이 300V일 때 SP-VFET에서 시뮬레이션된 E-필드 분포를 보여줍니다. 여기서 SP는 분명히 다른 새로운 E-필드 집중 지점을 유도하므로 p-GaN 아래의 피크 E-필드 영역이 억제됩니다. . SP 높이가 다른 장치의 E-field 분포와 비교하여 SP 길이의 증가는 E-field의 집합을 억제하고 결과적으로 BV를 보다 효율적으로 향상시킵니다.
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VFET a 게이트 주변의 전계 분포 또는 b –d 드레인 전압이 300 V일 때 SP 없이
이러한 평평한 E-field는 SP의 수평 및 수직 가장자리(컷라인 참조)를 따라 E-field 분포가 플롯된 그림 13에서도 명시적으로 관찰할 수 있습니다. 다색 그림 12에서 알 수 있듯이, SP가 높을수록 더 길수록 p-GaN에서 E-field를 재구성하고 SP 전체에 집중하도록 E-field를 끌어당기는 데 점점 더 효과적인 역할을 한다는 것을 그림 13에서 볼 수 있습니다. 가장자리. 이 재분배는 취약한 p-GaN 주변의 E-필드에 대응합니다. 따라서 장치의 BV가 향상되어 제안된 SP-VFET의 B-FOM이 향상됩니다.
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전자장 분포 a 가로 및 b SP-VFET에서 SP edge의 절단선을 따라 수직으로 추출됨
본 연구에서는 BFOM을 개선하기 위해 2DEG 채널과 기판 패턴을 갖는 새로운 향상형 GaN 수직 FET(SP-VFET)를 제안하고 조사한다. ATLAS로 구현된 실험적으로 보정된 시뮬레이션에 의해 검증된 것은 p-GaN 아래의 E-필드 피크를 완화하는 동시에 SP 전체에서 더 높은 임계 E-필드를 소유하는 새로운 E-필드 농도를 끌어들이는 SP입니다. 결과적으로 제안된 SP-VFET의 BV는 2DEG 보상으로 인해 온 상태 저항이 적당히 증가하여 부스트됩니다. 따라서 SP-VFET의 BFOM은 SP 길이와 높이가 각각 700nm 및 4.6μm일 때 SP가 없는 장치의 BFOM보다 6배 더 향상되어 제안된 SP-VFET의 유망한 잠재력을 고밀도 전력으로 제공합니다. 통합.
p형 GaN의 도핑 농도
n형 GaN의 도핑 농도
2차원 전자 가스
알루미늄의 경우 몰분율이 0.23인 알루미늄 갈륨 질화물
산화알루미늄
발리가의 특징
기판 패턴의 인터페이스 트랩 밀도
전기장
전도대와 계면 트랩 에너지 준위의 차이
전계 효과 트랜지스터
질화갈륨
높은 전자 이동도 트랜지스터
게이트 높이
기판 패턴의 높이
장치의 길이
게이트 길이
p-GaN 캡의 길이
기판 패턴의 길이
질화규소
기판 패턴
기판 패턴이 있는 수직 전계 효과 트랜지스터
장치의 깊이
편광 전하
나노물질
초록 다공성 실리콘(Si)은 열전도율이 낮은 물질로 열전소자에 대한 잠재력이 높습니다. 그러나 다공성 Si의 낮은 출력 성능은 낮은 전기 전도성으로 인해 열전 성능의 발전을 방해합니다. 다공성 Si와 금속 사이의 비선형 접촉으로 인한 큰 접촉 저항은 전기 전도도 감소의 한 가지 이유입니다. 이 백서에서는 p - 및 n 금속 보조 화학 에칭에 의해 Si 기판 상에 -형 다공성 Si가 형성되었다. 접촉 저항을 줄이려면 p - 및 n - 불순물 원소를 p에 도핑하기 위해 도펀트 유형 스핀이 사용됩니다. - 및 n - 유형 다공성 Si
초록 본 논문에서는 양방향 게이트 제어 S/D 대칭 및 교체 가능한 양방향 터널 전계 효과 트랜지스터(B-TFET)를 제안하여 기존의 비대칭 TFET에 비해 양방향 스위칭 특성 및 CMOS 집적 회로와의 호환성의 이점을 보여줍니다. N+의 도핑 농도와 같은 구조적 매개변수의 영향 지역 및 P+ 지역, N+의 길이 고유 영역의 영역 및 길이, 장치 성능, 예:전달 특성, I 켜기 –나 꺼짐 비율 및 하위 임계값 스윙, 내부 메커니즘에 대해 자세히 논의하고 설명합니다. 소개 전력 소비는 집적 회로 산업의 주요 문제 중 하나입니다
