2DEG 채널과 패턴 기판을 적용한 신개념 GaN 나노 기둥 수직 FET의 발리가 FOM 향상

요약

2차원 전자 가스(2DEG) 채널과 기판 패턴(SP)을 적용한 새로운 엔하נס먼트 모드 수직 GaN 전계효과 트랜지스터(FET)를 제안합니다. SP의 너비와 높이를 최적화함으로써 높은 항복 전압(BV)을 유지하면서 온 상태 저항(R_ON)을 낮추는 데 성공했습니다. 실험적으로 보정된 ATLAS 시뮬레이션 결과, 길이 700nm, 너비 4.6µm의 SP를 적용했을 때 패턴이 없는 소자 대비 발리가 FOM(BFOM = BV²/R_ON)이 6배 향상되었으며, 소자 면적 증가 없이 이를 달성했습니다. 나노미터급 기둥과 SP의 풋프린트는 고집적 통합을 가능하게 하여 차세대 파워 일렉트로닉스에 강력한 후보가 됩니다.

배경

ZnO, In₂O₃, SiC, GaN과 같은 와이드 밴드갭 반도체는 높은 항복 전압과 우수한 열 안정성으로 주목받고 있습니다. 특히 측면형 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)는 파워 및 RF 애플리케이션에서 Si 소자를 대체할 유력한 후보입니다. p형 캡, 불소 이온 주입, 얇은 배리어, 이중 채널 설계, 필드 커플드 게이트 등 엔하נס먼트 모드 HEMT 구현을 위한 다양한 전략이 연구되었으나, 문턱 전압 불균일성, 제한적인 BFOM, 과도한 칩 면적 사용 등의 과제가 남아 있습니다. 드리프트 길이와 BV 간의 트레이드오프는 소자 스케일링을 더욱 어렵게 만듭니다.

수직 GaN FET(VFET)는 수직 채널을 온전히 활용하고 엔하نس먼트 모드 동작이 용이하여 이러한 문제들을 완화합니다. 최근 연구들은 다양한 구조적 혁신을 통해 BV를 높이고 R_ON을 낮추는 데 집중했으나, 고이동도 2DEG 부재로 인한 높은 저항이 BFOM 최적화의 걸림돌이었습니다.

본 연구는 2DEG 채널과 패턴 기판을 동시에 적용한 수직 GaN FET를 제안합니다. 이 조합은 낮은 R_ON과 높은 BV를 양립시키며, 나노스케일 기둥과 SP는 소자 고밀도 집적을 가능하게 합니다.

제작 방법

소자는 표준 Al_0.23GaN/GaN 웨이퍼 위에 제작되며, 고농도 n형 기판이 드레인 역할을 합니다. 층 두께는 SiN(105nm), AlGaN(20nm), GaN(5µm)입니다. 2×10¹⁶ cm⁻³의 n-GaN 버퍼와 2×10¹⁷ cm⁻³의 p-GaN 캡이 버퍼와 복합 채널을 형성합니다. 얇은 AlGaN 층이 2DEG를 유도하며, 일반적으로 Al₂O₃인 SP가 기판 위에 성장합니다.

그림 1. (a) 3D 기둥 구조 개략도, (b) 제안된 SP-VFET의 단면도 및 치수 표시

제작 공정은 다음과 같습니다: (1) 도전 기판 및 SP 층 에피택시 성장, (2) SP 패턴 선택적 식각, (3) n-GaN 버퍼 증착 및 연마, (4) AlGaN 배리어 및 p-GaN 캡 증착, (5) 전극 형성 및 패시베이션.

ATLAS 시뮬레이션은 p-GaN 캡이 적용된 엔하نس먼트 모드 HEMT의 실험 데이터로 보정되었습니다. 소자 파라미터는 표 1에 정리되어 있으며, SP/GaN 계면의 트랩 특성은 정전용량 측정에서 도출했습니다. 분극 전하는 2차 피팅 방식으로 계산했습니다.

물리 메커니즘

온 상태에서 SP-VFET는 2DEG 덕분에 높은 전도 경로를 가지며, 좁은 수직 채널이 전체 전도도를 제한합니다. AlGaN/GaN 계면의 2DEG가 측면 전류 흐름을 담당하여 수직 저항을 부분적으로 보상합니다. 2DEG 채널이 없는 소자는 현저히 높은 저항을 보입니다.

그림 2. 순방향 전류 흐름: (a) SP 없는 소자, (b) 짧은 SP 적용 SP-VFET, (c) 긴 SP 적용 SP-VFET

시뮬레이션 결과 p-GaN 캡 길이는 700nm를 초과할 때까지 피크 전기장에 미미한 영향을 주며, 이후 전체 표면을 덮게 됩니다. 피크 전계는 p-GaN 모서리에 위치하며 길이에 무관하나, 긴 캡은 전계 분포를 평탄화하여 2DEG 고갈로 인해 저항을 약간 증가시킵니다.

그림 3. 다양한 p-GaN 길이에 따른 AlGaN/GaN 계면의 전기장 분포

해석적 온 상태 저항 모델(그림 4)에 따르면 2DEG 채널이 전도도를 지배하며, 수직 경로 저항은 SP 길이가 길어질 때만 유의미해집니다. 온 상태 저항은 SP 길이에 따라 쌍곡선적으로 증가하지만, SP 높이가 4.7µm 이하에서는 거의 영향을 받지 않아 2DEG의 강인함을 확인했습니다.

그림 4. 온 상태 저항 네트워크: (a) SP 없음, (b) SP 적용

오프 상태에서 SP의 음전하 계면 트랩은 p-GaN 캡 하부의 전기장을 재분배하여 피크 전계를 낮추고 공핍 영역을 확장시킵니다. 이 재분배는 2DEG 보상으로 인해 R_ON을 소폭 증가시키면서 BV를 향상시킵니다. 결과적으로 BFOM은 SP 치수에 따라 변동합니다.

그림 5. 전기장 및 공핍 영역 분포: (a) SP 없음, (b) 짧은 SP, (c) 긴 SP

그림 6. 계면을 따른 전계 분포: (a) p-GaN/AlGaN, (b) GaN/SP

결과 및 논의

SP 없는 소자의 전달 및 출력 특성(그림 7)은 p-GaN 캡 길이에 거의 의존하지 않아 2DEG가 일정한 전도도를 유지함을 보여줍니다. 게이트 근처 전계 집중을 피하기 위해 최소 캡 길이는 400nm입니다.

그림 7. 다양한 p-GaN 길이에 따른 전달 곡선(a) 및 출력 곡선(b) (SP 없음)

SP-VFET(그림 8)에서 온 상태 저항은 SP 높이가 4.7µm 이하일 때 일정하나 SP 길이에 따라 증가하며, 이는 수직 채널 협소화와 일치합니다. 2DEG 채널은 중간 높이의 SP에 거의 영향을 받지 않으며, SP가 2DEG에 인접할 때만 음전하가 이를 유의미하게 고갈시킵니다.

그림 8. 다양한 SP 너비(a) 및 길이(b)에 따른 출력 곡선과 무 SP 소자 비교

전류 밀도 맵(그림 9)은 SP가 수직 채널을 좁히는 반면, 측면 전류는 주로 2DEG가 담당함을 확인시켜 줍니다. 전체 전류 밀도는 SP 높이에 따라 약간만 변합니다.

그림 9. 전류 밀도: (a) 무 SP 소자, (b)~(d) 다양한 SP 치수의 SP-VFET

추출된 R_ON과 BV(그림 10a)는 저항이 SP 길이에 쌍곡선적으로 증가하며, BV는 SP 길이 700nm까지 상승함을 보여줍니다. BFOM은 SP 길이 700nm, 높이 4.6µm에서 125 MW cm⁻²로 정점을 찍으며, 무 패턴 소자 대비 6배 향상되었습니다.

그림 10. (a) 추출된 R_ON 및 BV, (b) SP 길이와 너비에 따른 BFOM

BV 향상은 SP가 p-GaN 캡 하부의 전계 피크를 완화하고 전계를 재분배하기 때문입니다. 음전하 계면 트랩이 생성하는 추가 전계가 공핍 유도 전계를 상쇄하여 공핍 영역을 확장하고 누설 경로를 줄입니다. 시뮬레이션 전계 맵(그림 12)과 컷라인 분석(그림 13)은 SP 길이 증가에 따라 전계가 평탄화되고 SP 모서리에 집중되며, 이곳은 더 높은 임계 전계를 가짐을 보여줍니다.

그림 12. 300V 드레인 바이어스에서 게이트 주변 전계: (a) 무 SP, (b)~(d) SP-VFET

그림 13. SP 모서리 컷라인을 따른 수평(a) 및 수직(b) 전계 프로파일

결론

본 연구는 2DEG 채널과 나노스케일 기판 패턴을 활용한 새로운 GaN 수직 FET를 통해 BFOM을 획기적으로 개선함을 입증했습니다. p-GaN 캡 하부의 전계 피크를 완화하고 SP를 가로지르는 새로운 고전계 영역을 형성함으로써, SP 길이 700nm, 높이 4.6µm에서 6배의 BFOM 향상을 달성했습니다. 콤팩트한 기둥 설계와 최소한의 SP 풋프린트는 이 아키텍처를 고밀도 파워 집적 애플리케이션에 매우 적합하게 만듭니다.

약어

n_A

p형 GaN 도핑 농도

n_D

n형 GaN 도핑 농도

2DEG

2차원 전자 가스

Al_0.23GaN

알루미늄 갈륨 나이트라이드 (Al 23%)

Al₂O₃

알루미늄 산화물

BFOM

발리가 FOM (Baliga's Figure-of-Merits)

SP

기판 패턴 (Substrate Pattern)

E-field

전기장

FET

전계효과 트랜지스터

GaN

갈륨 나이트라이드

HEMT

고전자 이동도 트랜지스터

H_G

게이트 높이

H_W

기판 패턴 높이

L_D

소자 길이

L_G

게이트 길이

L_P

p-GaN 캡 길이

L_W

기판 패턴 길이

SiN

실리콘 나이트라이드

SP-VFET

기판 패턴 적용 수직 전계효과 트랜지스터

W_D

소자 깊이

σ_p

분극 전하