본 논문에서는 도핑이 없는 핀형 SiGe 채널 TFET(DF-TFET)를 제안하고 연구한다. 고효율 도핑 없는 라인 터널링 접합을 형성하기 위해 핀 모양의 SiGe 채널과 게이트/소스 중첩이 유도됩니다. 이러한 방법을 통해 높은 온 상태 전류, 12자리의 스위칭 비율 및 명백한 양극성 효과가 없는 DF-TFET를 얻을 수 없습니다. 높은 κ DF-TFET의 오프 상태 누설, 인터페이스 특성 및 신뢰성을 개선하기 위해 재료 스택 게이트 유전체가 유도됩니다. 또한, 도핑이 없는 채널과 핀 구조를 사용하여 도핑 프로세스의 어려움과 비대칭 게이트 오버랩 형성을 해결할 수 있습니다. 그 결과, DF-TFET의 구조는 제조 적용성이 우수하고 실장 면적을 현저히 줄일 수 있습니다. 이 연구에서는 장치의 물리적 메커니즘과 매개변수가 성능에 미치는 영향을 연구합니다. 마지막으로 온 상태 전류(I 켜기 ) 58.8μA/μm, 최소 하위 임계값 스윙 2.8mV/dec(SSmin ), 평균 하위 임계값 스윙(SSavg )의 18.2mV/dec를 얻을 수 있습니다. 커패시턴스 특성이 개선되어 차단 주파수 5.04GHz와 이득 대역폭 곱 1.29GHz를 얻을 수 있습니다. 향상된 성능과 견고성을 갖춘 DF-TFET는 초저전력 애플리케이션에 매우 매력적인 후보가 될 수 있습니다.
MOSFET의 축소로 인해 집적 회로(IC)의 스위칭 속도, 고주파 성능, 밀도, 비용 및 기능이 크게 향상되었습니다[1]. 그러나 지속적인 전압 축소가 진행됨에 따라 수용할 수 없는 고전력 소비가 현대 IC에서 심각한 문제가 되었습니다[1, 2]. 대역 간 터널링 메커니즘의 이점, 가파른 SS 및 저전력 소비를 갖는 터널 FET(TFET)는 이 문제에 대한 새로운 솔루션을 제공하고 많은 관심을 끌었습니다[3,4,5,6,7,8,9 ]. 그러나 기존의 실리콘 기반 TFET의 적용은 상당히 낮은 온 상태 전류(I 켜기 ), 낮은 스위칭 비율, 심각한 양극성 효과 및 큰 평균 하위 임계값 스윙(SS) [1, 7]. TFET의 성능을 향상시키기 위해 최근 몇 년 동안 TFET에 새로운 구조와 새로운 재료를 적용하는 것이 제안되었습니다. 예를 들어, 터널링 속도 향상 레이어를 가진 TFET가 최근 몇 년 동안 제안되었습니다[5, 10, 11]. 이 레이어를 사용하면 터널링 경로의 유효 길이가 줄어들고 결과적으로 터널링 속도가 향상됩니다. 또한, 개선된 게이트 구조를 갖는 TFET는 많은 연구 그룹[12,13,14,15,16,17,18,19,20]에 의해 연구되고 있습니다. 라인 터널링의 개념은 L-TFET[17,18,19]에 도입되었습니다. 결과적으로 SS평균 42.8mV/decade 및 I 켜기 10개 중 −6 A/μm는 L-TFET에 의해 달성될 수 있습니다. TFET의 성능을 더욱 향상시키기 위해 T자 모양의 겹침과 이중 소스가 있는 개선된 TG-TFET가 보고되었습니다[20, 21]. 결과적으로 나 켜기 TG-TFET의 81μA/μm에 도달합니다. 장치 성능을 더욱 향상시키려면 터널링 접합의 도핑 프로파일에 대한 높은 요구 사항이 필요합니다. 파운드리 엔지니어는 두께가 수 나노미터에 불과한 매우 가파른 급격한 접합을 생성해야 하며 이는 달성하기가 매우 어렵습니다. 이러한 어려움을 피하기 위해, 전하 플라즈마 개념을 사용하는 얇은 진성 반도체막에 도핑이 없는 TFET(DL-TFET)가 연구 그룹에 의해 보고되었습니다[22, 23]. DL-TFET에서는 극도로 급격한 급격한 접합을 제거하여 제조 난이도를 크게 줄일 수 있습니다. 무작위 도펀트 변동으로 인한 성능 저하를 피할 수 있습니다. 게다가, DL-TFET의 제조는 소스와 드레인을 만들기 위한 높은 열 예산을 요구하지 않으며, 이는 유리 위의 단결정 실리콘과 같은 다른 기판에서 TFET를 실현할 가능성을 열어줍니다. 그 결과 DL-TFET의 SS가 크게 향상되었습니다. 그러나 포인트 터널링 접합의 낮은 효율로 인해 DL-TFET의 전류가 충분히 높지 않아 현대 회로 애플리케이션의 계속 증가하는 요구 사항을 충족하기 어렵습니다.
이 논문에서는 새로운 도핑이 없는 핀 모양의 SiGe 채널 TFET(DF-TFET)를 제안하고 연구합니다. 장치의 성능과 견고성을 향상시키기 위해 라인 터널링 접합 및 SiGe 재료가 DF-TFET에 적용됩니다. 한편, 게이트 금속 일함수는 터널링율을 더욱 향상시키기 위해 최적화된다. 또한, 도핑이 없는 채널은 제조 공정의 어려움을 줄였으며 핀 구조는 비대칭 게이트/백게이트 제조를 적용할 수 있게 했습니다. 결과적으로 온 상태 전류(I 켜기 ) 58.8μA/μm, 오프 상태 누설 전류(I 꺼짐 ) 거의 10 −11 μA/μm, 평균 하위 임계값 스윙(SSavg ) 18.2mV/dec 및 최소 하위 임계값 스윙(SSmin ) DF-TFET는 2.8mV/dec에 도달할 수 있습니다. 비교적 작은 게이트 커패시턴스(C gg ) 및 게이트-드레인 커패시턴스(C 지 ), 우수한 아날로그/RF 성능을 얻을 수 있습니다. 마지막으로 차단 주파수(f T )는 5.04GHz에 도달하고 이득 대역폭 곱(GBW)은 1.29GHz에 도달했습니다.
본 논문의 구조는 다음과 같다. “디바이스 구조 및 시뮬레이션 방법” 섹션은 본 연구의 TCAD 시뮬레이션 방법을 보여준다. DF-TFET의 구조와 매개변수를 소개합니다. DL-TFET 및 TG-TFET와 비교하여 DF-TFET의 차이점 및 장점이 설명되어 있습니다. DF-TFET의 메커니즘, 특성 및 아날로그/RF 성능은 "결과 및 논의" 섹션에서 논의됩니다. 이 섹션에서는 DF-TFET, DL-TFET 및 TG-TFET 간의 성능 비교를 수행합니다. 또한 이 섹션에서는 성능 및 DF-TFET의 일반적인 RF 매개변수에 대한 장치 매개변수의 영향을 연구합니다. 초저전력 애플리케이션에서 DF-TFET의 잠재력을 더 이해하기 위해 저전압 바이어스에서 서로 다른 TFET와 DF-TFET 간의 전기적 특성을 비교했습니다.
DF-TFET의 제안된 구조는 그림 1a에 나와 있습니다. 소자 성능을 향상시키기 위해 전하 플라즈마 개념에 의해 도핑이 없는 핀 모양의 SiGe 채널에 라인 터널링 접합이 적용됩니다[24, 25]. 게이트 유전체 두께는 터널링 전류에 상당한 영향을 줄 수 있는 것으로 알려져 있습니다. 이는 Eq.와 같이 WKB 근사[26]의 결과이기 때문입니다. (1) 터널링 확률은 유효 스크리닝 길이(λ ), 유효 캐리어 질량(m * ), 에너지 밴드 갭(E g ) 및 효과적인 스크리닝 에너지 창(ΔΦ ).
$$T_{{{\text{WKB}}}} \approx \exp \left( { - \frac{{4\lambda \sqrt {2m^{ * } } \sqrt {E_{{\text{g} }}^{3} } }}{{3q\hbar (E_{{\text{g}}} + \Delta \Phi )}}} \right)$$ (1) <그림><소스 유형=" image/webp" srcset="//media.springerature.com/lw685/springer-static/image/art%3A10.1186%2Fs11671-020-03429-3/MediaObjects/11671_2020_3429_Fig1_HTML.p">
아 구조 및 b DF-TFET의 제조 흐름
게이트 유전체의 두께 감소 또는 높은 κ 사용 유전체는 λ를 줄입니다. ΔΦ 증가 , 터널링 확률이 기하급수적으로 증가합니다. 따라서 높은 κ를 사용하면 유전체를 사용하고 유전체 두께를 줄이면 TFET의 온 전류가 크게 증가할 수 있습니다. 그러나 높은 κ의 작은 유전체 두께와 인터페이스 품질 문제 유전체는 심각한 신뢰성 문제를 일으킬 것입니다. 따라서 0.5nm의 Al2 스택 게이트 유전체 O3 및 2.0nm의 HfO2 누설 전류를 크게 줄이고 게이트 유전체의 신뢰성을 향상시킬 수 있는 우수한 인터페이스 품질을 보장하도록 설정되어 있습니다[27,28,29]. 소스 전극은 핀 구조의 상단에 있습니다. 동시에 핀의 한쪽 옆에 있으며 제로 바이어스를 적용하는 "백게이트"로 작동합니다. 다른 금속 일함수를 갖는 게이트와 소스 전극을 사용함으로써, 전하 플라즈마 개념에 의해 도핑이 없는 핀형 SiGe 채널에 라인 터널링 접합이 형성될 수 있다. 대역 대 대역 터널링(BTBT) 방향은 채널/게이트 표면에 수직입니다. 이것은 나 켜기 효과적인 터널링 접합 영역을 개선함으로써.
높은 스위칭 비율(I 켜기 /나 꺼짐 )는 큰 온 상태 전류(I 켜기 ) 및 작은 오프 상태 전류(I 꺼짐 ) 라인 터널링 접합에 의해 제공됩니다. 또한 DF-TFET에 핀 구조를 적용하면 평면 라인 터널링 TFET에 비해 설치 공간을 크게 줄일 수 있습니다[30, 31]. 그림 1b는 DF-TFET의 구조를 형성하는 데 사용 가능한 제조 흐름을 보여줍니다. 표 1은 DF-TFET의 주요 공정 파라미터를 보여준다. 마지막으로, 가파르고 균일한 급격한 pn 접합을 만드는 어려움 없이 우수한 장치 성능과 견고성을 달성할 수 있습니다.
DF-TFET, DL-TFET 및 TG-TFET의 차이점과 장점을 더 잘 이해하기 위해 그림 2는 이 세 가지 장치의 구조를 보여줍니다. 라인 터널링 접합으로 L-TFET 및 TG-TFET는 높은 온 상태 전류를 얻을 것으로 예상됩니다. 그러나 실험 결과에 따르면 L-TFET의 실제 성능은 예상만큼 높지 않습니다[18, 19]. 가장 중요한 이유 중 하나는 완벽한 인터페이스 특성으로 가파르고 균일한 급격한 p-n 접합을 형성하기 어렵기 때문입니다. L-TFET의 구조를 기반으로 TG-TFET는 I를 크게 개선했습니다. 켜기 . 그러나 TG-TFET는 완전한 급격한 pn 접합을 형성하는 데 여전히 어려움을 겪고 있습니다. 따라서 원하는 좋은 성능을 얻으려면 두께가 수 나노미터에 불과한 가파르고 균일한 급격한 pn 접합을 얻어야 하지만 제조 공정에서 구현하기가 매우 어렵습니다. 도핑이 없는 채널을 사용함으로써 DL-TFET는 이 문제를 피하고 터널링 접합 근처에서 더 나은 인터페이스 품질을 가져올 수 있습니다. 그러나 급격한 p-n 접합이 있는 라인 터널링 TFET[16,17,18,19,20,21]와 비교하여 시뮬레이션 결과는 I 켜기 DL-TFET의 비율은 상대적으로 낮습니다[22, 23]. 추가 개선을 위해 DF-TFET가 제안되고 이 작업에서 연구됩니다.
<그림>
a의 구조 DF-TFET, b DL-TFET, c TG-TFET
DF-TFET의 시뮬레이션은 Silvaco Atlas TCAD 도구에서 수행됩니다. 이 시뮬레이션에서는 에너지 대역 공간 변동을 고려하기 위해 비-로컬 BTBT 모델이 도입되었으며, 이는 BTBT 터널링 프로세스의 정확도를 개선하는 데 도움이 될 수 있습니다. Lombardi 이동성 모델은 채널 이동성을 정확하게 만들기 위해 고려됩니다. 밴드갭 축소 모델은 도핑된 저항성 접촉 영역에 적합하도록 고려되었으며, 본 논문에서도 Shockley-Read-Hall 재결합 모델을 고려하였다.
그림 3a는 DF-TFET, DL-TFET 및 TG-TFET의 전달 특성 비교를 보여줍니다. 핀 모양의 SiGe 채널에서 라인 터널링 접합의 이점을 활용하여 DF-TFET는 온 상태 전류(I 켜기 ) 58.8μA/μm이고 명백한 양극성 효과가 발생하지 않는 12차수 이상의 큰 스위칭 비율을 달성합니다. 또한 최소 하위 임계값 스윙(SSmin ) 2.8mV/dec 및 평균 하위 임계값 스윙(SSavg )의 18.2mV/dec를 얻습니다. 결과적으로 DF-TFET는 I 켜기 DL-TFET와 비교하여 임계값 이하 스윙과 TG-TFET에 비교. 나 켜기 의 DF-TFET는 V에서 DL-TFET보다 10배 이상 더 큽니다. DS =V GS =1 V. 그림 3b는 DF-TFET의 에너지 밴드 조건을 보여주고 핀 모양의 채널에서 터널링 창의 형성을 보여줍니다. 그림 3b의 삽입에서 빨간색 점선은 에너지 밴드 곡선을 얻은 위치를 나타냅니다.
<그림>
아 DF-TFET, DL-TFET 및 TG-TFET의 전달 특성. ㄴ 다양한 작업 조건에서 DF-TFET의 에너지 밴드 상태(삽입선은 절단선 위치를 나타냄)
DF-TFET의 터널링 프로세스에서 중요한 물리량의 분포는 그림 4에 나와 있으며, 여기에는 (a) 전위, (b) e 터널링 속도, (c) 총 전류 밀도 및 (d) 상태 작업 조건. 그림 4a에서 게이트/채널 인터페이스에 수직인 명확한 전위 기울기가 관찰될 수 있습니다. 따라서 핀 모양의 채널에 큰 전위차가 발생하고 핀 채널의 양쪽에 있는 전자와 정공의 농도가 조절됩니다. 동시에 지느러미 모양의 채널에서 가파른 에너지 밴드 굽힘이 형성될 수 있습니다. 그 결과, 게이트/채널 계면에 평행한 라인 터널링 접합이 형성될 수 있다. 그림 4b는 핀 구조 채널의 전자 터널링 속도를 보여줍니다. e-tunneling rate의 피크 값은 gate/channel 인터페이스 근처에 균일하게 분포하고 표면과 평행합니다. 이것은 라인 터널링 접합이 게이트/채널 인터페이스와 평행하다는 것을 증명합니다. 그림 4c는 DF-TFET의 전류 경로를 보여줍니다. 백게이트/채널 측의 가전자대 전자는 게이트/채널 측 근처의 전도대로 터널링됩니다. 게이트 전압과 드레인 전압의 영향으로 전자는 핀 채널을 따라 드레인 전극으로 이동합니다. 이러한 방식으로 DF-TFET에 터널링 전류 경로가 형성됩니다. 그림 4d는 DF-TFET의 재조합 비율 분포를 보여줍니다. 이것은 터널링 접합의 위치를 더 명확하게 설명할 수 있습니다. SiGe 핀 채널의 보라색 스트립은 터널링 접합의 위치를 나타낼 수 있습니다.
<그림>
a 배포 잠재력, b e 터널링 속도, c 전류 밀도 및 d DF-TFET의 재결합율
그림 5a, b는 다양한 바이어스에서 DF-TFET의 입력 및 출력 특성을 보여줍니다. V의 증가 DS 역치 이하 스윙 특성에는 거의 영향을 미치지 않지만 나는 켜기 선형 성장을 하는 동안 V DS 0.2에서 1.2V로 증가(V에서 GS =1.0 V). 그림 5c는 차단 주파수를 보여줍니다(f T ) 및 Eqs에 의해 계산된 이득 대역폭 곱(GBW). (2) 및 (3). 결과는 5.04GHz의 차단 주파수와 1.29GHz의 이득 대역폭 곱을 얻을 수 있음을 보여줍니다.
$$f_{{\text{T}}} =\frac{{g_{{\text{m}}} }}{{2\pi C_{{{\text{gs}}}} \sqrt {1 + 2C_{{{\text{gd}}}} /C_{{{\text{gs}}}} } }} \approx \frac{{g_{{\text{m}}} }}{{2 \pi \left( {C_{{{\text{gs}}}} + C_{{{\text{gd}}}} } \right)}} =\frac{{g_{{\text{m} }} }}{{2\pi C_{{{\text{gg}}}} }}$$ (2) $${\text{GBW}} =g_{{\text{m}}} /2 \pi 10C_{{{\text{gd}}}}$$ (3) <그림>
아 입력, b 출력 및 c DF-TFET의 무선 주파수 특성
그림 6a는 게이트 작업 함수(φ 게이트 ) 및 배수 작업 함수(φ 드레인 ) DF-TFET의 전달 특성. 일함수가 증가함에 따라 전달 특성 곡선은 양의 방향으로 이동합니다. 일함수가 3.7에서 4.2 eV까지 다양하기 때문에 V 번째 0에서 0.5V로 선형적으로 증가하는 반면 I 켜기 93.4에서 18.6μA/μm로 선형 감소합니다. 이를 통해 V를 조정할 수 있습니다. 번째 다른 응용 프로그램 요구 사항에 적용합니다. 그림 6b는 조성비 X의 효과를 보여줍니다. Si1−X의 GeX . 게르마늄 조성의 증가는 그림 6b의 삽입 그림과 같이 에너지 밴드 갭의 감소와 터널링 윈도우의 증가로 이어집니다. 마지막으로 I 켜기 증가 및 전달 특성 곡선은 음의 방향으로 변환됩니다. 그러나 X일 때> 0.7, 전달 특성 곡선과 I 모두 켜기 X가 증가함에도 불구하고 변화가 거의 없습니다. . 채널 에너지 밴드 구조가 X에 둔감해지기 때문입니다. X일 때> 0.7, 그림 6b 삽입 그림과 같이. 그림 6c, d는 게이트 길이의 영향을 보여줍니다(W g ) 및 채널 두께(H ㄷ ) 전송 특성. 그림 6c의 삽입은 다양한 W에서 기기 채널의 치수를 보여줍니다. g . 그림 6d에서 DF-TFET가 I를 겪는다는 것을 관찰하는 것은 어렵지 않습니다. 켜기 H일 때 감소 ㄷ 너무 작아지거나 너무 커집니다. 따라서 적절한 H ㄷ 장치 성능에 도움이 됩니다.
<그림>
a가 다른 전송 특성 게이트 작업 함수(φ 게이트 ) 및 배수 작업 함수(φ 드레인 ), b SiG 구성비, c 게이트 길이(W g ) 및 d 채널 두께(H ㄷ )
초저전력 애플리케이션에서 DF-TFET의 잠재력을 이해하기 위해 표 2는 DF-TFET와 다른 TFET의 성능 비교를 보여줍니다. 고농도로 도핑된 기존의 p-n 터널링 접합[6, 20, 32,33,34,35]을 사용하는 TFET와 비교할 때 DF-TFET는 SS 및 스위칭 비율에서 분명한 이점이 있습니다. 이는 정전 도핑을 이용한 DF-TFET의 특성 때문이다. 다른 도핑 없는 TFET[22, 23, 36, 37]와 비교하여 DF-TFET는 ION에서 분명한 이점이 있습니다. . 이것은 라인 터널링 접합과 SiGe 재료를 사용하여 향상된 터널링 속도 때문입니다. p-n 터널링 접합과 도핑 없는 터널링 접합의 장점을 결합함으로써 DF-TFET는 초저전력 애플리케이션에서 높은 작동 전류와 낮은 정적 전력 소비를 제공할 수 있습니다.
본 연구에서는 새로운 DF-TFET를 제안하고 시뮬레이션 방법으로 전기적 특성을 분석하였다. DF-TFET의 구조 특성, 물리적 메커니즘, 다양한 매개변수에 따른 성능 및 아날로그/RF 성능에 대해 논의하고 연구합니다. 도핑이 없는 핀 구조 채널, 스택 게이트 유전체, SiGe 채널 재료 및 고효율 라인 터널링 접합의 이점, 우수한 스위칭 특성 및 아날로그/RF 특성을 얻을 수 있습니다. 또한, 제조 공정에서 급격한 p-n 접합의 형성을 피함으로써 높은 일관성과 공정 변동에 대한 높은 견고성을 가진 균일한 도핑을 달성할 수 있습니다. 시뮬레이션 결과는 I 켜기 58.8μA/μm, 스위칭 비율 12자릿수, 명백한 양극성 효과 없음, SSmin 2.8mV/dec 및 f T DF-TFET로 5.04GHz의 속도를 달성할 수 있습니다. 큰 작동 전류, 높은 스위칭 비율, 가파른 SS, 우수한 신뢰성, 안정적인 제조 공정 및 우수한 제조 가능성으로 인해 미래의 저전력 IC 및 민감한 센서 응용 분야의 유망한 후보 중 하나로 예상할 수 있습니다.
해당 없음(이 원고는 TFET의 아날로그/RF 성능에 대한 순전히 이론적인 연구입니다. 시뮬레이션 데이터는 이 원고에서 제공되었으며 여기에서 설명하지 않습니다.)
도핑이 없는 핀 모양의 SiGe 채널 TFET
집적 회로
T자형 게이트 이중 소스 TFET
도핑 없는 TFET
온 상태 전류
오프 상태 전류
최소 하위 임계값 스윙
평균 하위 임계값 스윙
게이트 커패시턴스
게이트-드레인 커패시턴스
차단 주파수
이득 대역폭 제품
유효 심사 기간
유효 캐리어 질량
에너지 밴드 갭
효과적인 스크리닝 에너지 창
게이트 길이
간격의 길이
스택 게이트 산화물 두께
채널 두께
게이트 및 드레인 작업 기능
소스 전압으로 드레인
소스 전압에 대한 게이트
나노물질
초록 ZrO2가 포함된 고이동성 Ge nMOSFET 게이트 유전체는 오존(O3 ) 치료, O3 치료 후 O3 없이 치료. O3 처리, ZrO2가 있는 Ge nMOSFET EOT가 0.83nm인 유전체는 피크 유효 전자 이동도(μ)를 얻습니다. 에프 )/682cm2 /Vs, 중간 반전 전하 밀도(Q 인보이스 ). 한편, O3 Al2로 후처리 O3 계면 층은 극적으로 향상된 μ를 제공할 수 있습니다. 에프 , 약 50% μ 달성 에프 중간 Q에서 Si 범용 이동성과 비교하여 개선 인보이스 5 × 1012 cm−2 . 이 결과는 ZrO
협업 Universal Robots를 사용하는 대부분의 모든 CNC 작업에서 속도가 향상되고 공간이 절약되며 안전성이 향상되고 프로그래밍이 간소화됩니다. 작업자는 더 이상 인체공학적으로 불리한 수동 CNC 작업 및 반복 작업을 수행할 필요가 없으며 더 중요한 작업을 자유롭게 수행할 수 있습니다. 이 협업 UR CNC 시리즈는 중장비 CNC 기계와 근접하여 작업할 수 있으며 사람 바로 옆에서 안전하고 효과적으로 작업할 수 있습니다. 이를 허용하는 특허받은 안전 기술은 로봇이 사전 결정된 힘/접촉에서 정지하도록 합니다. 예고 없이
