본 논문에서는 도핑리스 핀형 SiGe 채널 TFET(DF-TFET)을 제안하고 연구했습니다. 고효율 도핑리스 라인 터널링 접합을 형성하기 위해 핀형 SiGe 채널과 게이트/소스 오버랩을 도입했습니다. 이러한 방법으로 높은 온상태 전류, 12차 크기의 스위칭 비율, 뚜렷한 앰비폴라 효과가 없는 DF-TFET을 얻을 수 있습니다. 고유전율 물질 적층 게이트 유전체를 도입하여 오프상태 누설 전류, 계면 특성, DF-TFET 신뢰성을 개선했습니다. 또한 도핑리스 채널과 핀 구조로 도핑 공정 난이도와 비대칭 게이트 오버랩 형성 어려움을 해결했습니다. 결과적으로 DF-TFET 구조는 우수한 제조 적용성과 현저한 풋프린트 감소를 가집니다. 소자 물리적 메커니즘과 매개변수 성능 영향을 본 연구에서 분석했습니다. 최종적으로 온상태 전류(ION) 58.8 μA/μm, 최소 서브임계 스윙(SSmin) 2.8 mV/dec, 평균 서브임계 스윙(SSavg) 18.2 mV/dec를 달성했습니다. 개선된 커패시턴스 특성으로 차단 주파수 5.04 GHz와 이득 대역폭 곱 1.29 GHz를 얻었습니다. 향상된 성능과 강건성으로 DF-TFET은 초저전력 응용을 위한 매우 매력적인 후보가 될 수 있습니다.
MOSFET 소형화로 스위칭 속도, 고주파 성능, 밀도, 비용, 집적 회로(IC) 기능성이 크게 향상되었습니다[1]. 하지만 전압 스케일링 지속으로 수용 불가능한 높은 전력 소비가 현대 IC의 심각한 문제가 되었습니다[1, 2]. 밴드-밴드 터널링 메커니즘 덕분에 가파른 SS와 저전력 소비를 가진 터널 FET(TFET)이 이 문제의 새로운 해결책으로 주목받았습니다[3-9]. 하지만 기존 실리콘 기반 TFETs는 상당히 낮은 온상태 전류(ION), 낮은 스위칭 비율, 심한 앰비폴라 효과, 큰 평균 서브임계 스윙(SS)으로 응용이 제한됩니다[1, 7]. TFET 성능 향상을 위해 최근 새로운 구조와 신물질 적용이 제안되었습니다. 예를 들어 터널링율 향상층을 가진 TFETs가 제안되었습니다[5, 10, 11]. 이 층으로 효과적 터널링 경로 길이가 줄어들어 명백한 터널링율 향상이 생깁니다. 또한 개선된 게이트 구조 TFETs가 많은 연구그룹에서 연구되었습니다[12-20]. L-TFET에서 라인 터널링 개념이 도입되었습니다[17-19]. 결과적으로 L-TFET으로 SSavg 42.8 mV/decade, ION 10⁻⁶ A/μm 달성이 가능했습니다. TFET 성능을 더 향상시키기 위해 T자형 오버랩과 이중 소스를 가진 개선된 TG-TFET이 보고되었습니다[20, 21]. 결과적으로 TG-TFET ION이 81 μA/μm에 도달했습니다. 소자 성능을 더 개선하기 위해 터널링 접합 도핑 프로파일에 높은 요구가 필요합니다. 파운드리 엔지니어는 수 나노미터 두께의 초가파급 p-n 접합을 생성해야 하는데 이는 매우 어렵습니다. 이 어려움을 피하기 위해 전하 플라즈마 개념을 사용한 박막 본질 반도체 막 위 도핑리스 TFET(DL-TFET)이 연구그룹들에 의해 보고되었습니다[22, 23]. DL-TFET에서 초가파급 접합 생성이 제거되어 제조 어려움이 크게 줄어듭니다. 무작위 도핑 변동에 의한 성능 저하를 피할 수 있습니다. 또한 DL-TFET 제조는 소스/드레인 생성을 위한 높은 열 예산을 요구하지 않아 단결정 실리콘 온 글라스 등 다른 기판 위 TFET 구현 가능성을 엽니다. 결과적으로 DL-TFET SS가 크게 개선되었습니다. 하지만 포인트 터널링 접합의 낮은 효율로 DL-TFET 전류가 충분히 높지 않아 현대 회로 응용의 증가하는 요구를 충족하기 어렵습니다.
본 논문에서는 새로운 도핑리스 핀형 SiGe 채널 TFET(DF-TFET)을 제안하고 연구했습니다. 소자 성능과 강건성 향상을 위해 라인 터널링 접합과 SiGe 물질을 DF-TFET에 적용했습니다. 또한 게이트 금속 일함수를 최적화하여 터널링율을 더 개선했습니다. 한편 도핑리스 채널은 제조 공정 난이도를 줄이고 핀 구조는 비대칭 게이트/백게이트 제조를 가능하게 합니다. 결과적으로 온상태 전류(ION) 58.8 μA/μm, 오프상태 누설 전류(IOFF) 10⁻¹¹ μA/μm 근접, 평균 서브임계 스윙(SSavg) 18.2 mV/dec, 최소 서브임계 스윙(SSmin) 2.8 mV/dec를 DF-TFET으로 달성했습니다. 상대적으로 작은 게이트 커패시턴스(Cgg)와 게이트-드레인 커패시턴스(Cgd)로 우수한 아날로그/RF 성능을 얻을 수 있습니다. 최종적으로 차단 주파수(fT) 5.04 GHz, 이득 대역폭 곱(GBW) 1.29 GHz에 도달했습니다.
본 논문 구조는 다음과 같습니다: "소자 구조 및 시뮬레이션 방법" 섹션에서 본 연구 TCAD 시뮬레이션 방법을 보입니다. DF-TFET 구조와 매개변수를 소개합니다. DF-TFET과 DL-TFET, TG-TFET 차이와 장점을 설명합니다. "결과 및 논의" 섹션에서 DF-TFET 메커니즘, 특성, 아날로그/RF 성능을 논의합니다. DF-TFET, DL-TFET, TG-TFET 간 성능 비교를 수행합니다. 또한 소자 매개변수 성능 영향과 DF-TFET 대표 RF 매개변수를 연구합니다. 초저전력 응용에서 DF-TFET 잠재력을 더 이해하기 위해 저전압 바이어스 하 다양한 TFETs와 DF-TFETs 전기적 특성 비교를 수행했습니다.
제안된 DF-TFET 구조를 그림 1a에 나타냈습니다. 소자 성능 향상을 위해 전하 플라즈마 개념[24, 25]으로 도핑리스 핀형 SiGe 채널에 라인 터널링 접합을 적용했습니다. 게이트 유전체 두께가 터널링 전류에 큰 영향을 미치는 것으로 알려져 있습니다. 이는 WKB 근사 결과[26]에서 식 (1)과 같이 터널링 확률이 유효 차폐 길이(λ), 유효 캐리어 질량(m*), 에너지 밴드갭(Eg), 유효 차폐 에너지 윈도(ΔΦ)에 의존하기 때문입니다.
TWKB ≈ exp(-4λ√(2m*)√(Eg³) / 3qħ(Eg + ΔΦ)) (1)
게이트 유전체 두께를 줄이거나 고유전율 유전체 사용은 λ를 줄이고 ΔΦ를 증가시켜 터널링 확률을 기하급수적으로 증가시킵니다. 따라서 고유전율 유전체 사용과 유전체 두께 감소는 TFET 온상태 전류를 유의미하게 증가시킬 수 있습니다. 하지만 작은 유전체 두께와 고유전율 유전체 계면 품질 문제는 심각한 신뢰성 문제를 야기합니다. 따라서 0.5 nm Al₂O₃와 2.0 nm HfO₂ 적층 게이트 유전체로 설정하여 좋은 계면 품질을 보장했습니다[27-29]. 이는 누설 전류를 크게 줄이고 게이트 유전체 신뢰성을 개선합니다. 소스 전극은 핀 구조 상단에 위치하며 동시에 핀 한쪽에 인접하여 0 바이어스를 가하는 "백게이트" 역할을 합니다. 서로 다른 금속 일함수를 가진 게이트와 소스 전극으로 전하 플라즈마 개념에 의해 도핑리스 핀형 SiGe 채널에 라인 터널링 접합을 형성할 수 있습니다. 밴드-밴드 터널링(BTBT) 방향은 채널/게이트 표면에 수직입니다. 이는 유효 터널링 접합 면적 개선으로 ION 증가에 도움이 됩니다.
라인 터널링 접합이 제공하는 큰 온상태 전류(ION)와 작은 오프상태 전류(IOFF)로 높은 스위칭 비율(ION/IOFF)을 얻을 수 있습니다. 또한 DF-TFET에 핀 구조 적용으로 평면 라인 터널링 TFET[30, 31] 대비 풋프린트를 현저히 줄일 수 있습니다. 그림 1b는 DF-TFET 구조 형성을 위한 가능한 제조 공정을 보여줍니다. 표 1은 DF-TFET 주요 공정 매개변수입니다. 마침내 가파르고 균일한 급격한 p-n 접합 형성 어려움 없이 좋은 소자 성능과 강건성을 달성할 수 있습니다.
DF-TFET, DL-TFET, TG-TFET 차이와 장점을 더 잘 이해하기 위해 그림 2에 세 소자 구조를 보였습니다. 라인 터널링 접합으로 L-TFET과 TG-TFET은 높은 온상태 전류를 기대할 수 있습니다. 하지만 실험 결과 L-TFET 실제 성능은 예상만큼 높지 않습니다[18, 19]. 가장 중요한 이유 중 하나는 완벽한 계면 특성을 가진 가파르고 균일한 급격한 p-n 접합 형성 어려움입니다. TG-TFET은 L-TFET 구조 기반으로 ION을 크게 개선했습니다. 하지만 TG-TFET도 여전히 완벽한 급격한 p-n 접합 형성 어려움에 직면합니다. 따라서 원하는 좋은 성능을 얻으려면 수 나노미터 두께의 가파르고 균일한 급격한 p-n 접합을 얻어야 하지만 제조 공정에서 실현하기 매우 어렵습니다. 도핑리스 채널을 사용하면 DL-TFET은 이 문제를 피하고 터널링 접합 근처 계면 품질을 개선할 수 있습니다. 그러나 급격한 p-n 접합을 가진 라인 터널링 TFETs[16-21]와 비교해 시뮬레이션 결과 DL-TFET ION은 상대적으로 낮습니다[22, 23]. 추가 개선을 위해 본 연구에서 DF-TFET을 제안하고 연구했습니다.
DF-TFET 시뮬레이션은 Silvaco Atlas TCAD 툴로 수행했습니다. 비국소 BTBT 모델을 도입하여 에너지 밴드 공간 변동을 고려하여 BTBT 터널링 과정 정확도를 개선했습니다. 롬바르디 이동도 모델로 채널 이동도 정확도를 높였습니다. 밴드갭 좁아짐 모델로 고도핑 옴 접촉 영역을 피팅했고, 쇼클리-리드-홀 재결합 모델도 고려했습니다.
그림 3a는 DF-TFET, DL-TFET, TG-TFET 전달 특성 비교입니다. 핀형 SiGe 채널 내 라인 터널링 접합 덕분에 DF-TFET은 58.8 μA/μm 온상태 전류(ION)에 도달하고 12차 크기 이상의 큰 스위칭 비율을 달성하며 뚜렷한 앰비폴라 효과가 없습니다. 또한 최소 서브임계 스윙(SSmin) 2.8 mV/dec, 평균 서브임계 스윙(SSavg) 18.2 mV/dec를 얻었습니다. 결과적으로 DF-TFET은 DL-TFET 대비 ION에서, TG-TFET 대비 서브임계 스윙에서 명백한 개선을 보입니다. VDS = VGS = 1 V에서 DF-TFET ION은 DL-TFET보다 한 자릿수 이상 큽니다. 그림 3b는 DF-TFET 에너지 밴드 조건을 보여주며 핀형 채널 내 터널링 윈도우 형성을 설명합니다. 그림 3b 삽화 빨간 점선은 에너지 밴드 곡선 획득 위치입니다.
DF-TFET 터널링 과정 중요 물리량 분포를 그림 4에 보였습니다. 여기에는 온상태 조건에서 (a) 포텐셜, (b) 전자 터널링율, (c) 총 전류 밀도, (d) 재결합율 분포가 포함됩니다. 그림 4a에서 게이트/채널 인터페이스에 수직한 명확한 포텐셜 기울기를 관찰할 수 있습니다. 따라서 핀형 채널에 큰 포텐셜 차이가 생성되어 핀 채널 양측 전자와 정공 농도를 조절합니다. 동시에 핀형 채널에 가파른 에너지 밴드 휨이 형성됩니다. 결과적으로 게이트/채널 인터페이스와 평행한 라인 터널링 접합이 형성됩니다. 그림 4b는 핀 구조 채널 내 전자 터널링율을 보여줍니다. 전자 터널링율 피크값이 게이트/채널 인터페이스 근처에서 균일하게 분포하며 표면과 평행합니다. 이는 라인 터널링 접합이 게이트/채널 인터페이스와 평행함을 입증합니다. 그림 4c는 DF-TFET 전류 경로를 보여줍니다. 백게이트/채널 측 원자가대 전자가 게이트/채널 측 전도대로 터널링합니다. 게이트 전압과 드레인 전압 영향으로 전자가 핀 채널을 따라 드레인 전극으로 이동합니다. 이렇게 DF-TFET에 터널링 전류 경로가 형성됩니다. 그림 4d는 DF-TFET 재결합율 분포로 터널링 접합 위치를 더 명확히 보여줍니다. SiGe 핀 채널 내 보라색 스트립이 터널링 접합 위치를 나타냅니다.
그림 5a, b는 다양한 바이어스 하 DF-TFET 입력 및 출력 특성입니다. VDS 증가는 서브임계 스윙 특성에 거의 영향을 주지 않지만, ION은 VDS가 0.2에서 1.2 V로 증가함에 따라 선형 증가합니다(VGS = 1.0 V에서). 그림 5c는 식 (2), (3)으로 계산된 차단 주파수(fT)와 이득 대역폭 곱(GBW)을 보여줍니다. 결과적으로 차단 주파수 5.04 GHz, 이득 대역폭 곱 1.29 GHz를 얻었습니다.
fT = gm / 2πCgs√(1 + 2Cgd/Cgs) ≈ gm / 2π(Cgs + Cgd) = gm / 2πCgg (2)
GBW = gm / 2π·10Cgd (3)
그림 6a는 게이트 일함수(φGate)와 드레인 일함수(φDrain)가 DF-TFET 전달 특성에 미치는 영향입니다. 일함수 증가에 따라 전달 특성 곡선이 양方向으로 이동합니다. 일함수가 3.7에서 4.2 eV로 변하면 Vth가 0에서 0.5 V로 선형 증가하고 ION은 93.4에서 18.6 μA/μm로 선형 감소합니다. 이는 다양한 응용 요구에 맞춰 Vth 조절 가능함을 의미합니다. 그림 6b는 Si1-XGeX 조성비 X 효과입니다. 게르마늄 조성 증가는 에너지 밴드갭 감소와 터널링 윈도우 증가로 이어집니다(그림 6b 삽화). 최종적으로 ION 증가와 전달 특성 곡선 음方向 이동을 초래합니다. 하지만 X > 0.7에서는 X 증가에 따라 전달 특성 곡선과 ION이 거의 변하지 않습니다. 이는 X > 0.7에서 채널 에너지 밴드 구조가 X에 둔감해지기 때문입니다(그림 6b 삽화). 그림 6c, d는 게이트 길이(Wg)와 채널 두께(Hc)가 전달 특성에 미치는 영향입니다. 그림 6c 삽화는 다른 Wg 하 소자 채널 치수를 보여줍니다. 그림 6d에서 Hc가 너무 작거나 너무 커지면 DF-TFET이 ION 감소를 겪음은 관찰하기 쉽습니다. 따라서 적절한 Hc가 소자 성능에 이롭습니다.
DF-TFET 초저전력 응용 잠재력을 이해하기 위해 표 2에 다양한 TFETs와 DF-TFET 성능 비교를 보였습니다. 기존 고도핑 p-n 터널링 접합 TFETs[6, 20, 32-35]와 비교해 DF-TFET은 SS와 스위칭 비율에서 명백한 장점이 있습니다. 이는 전기적 도핑을 사용하는 DF-TFET 특성 때문입니다. 다른 도핑리스 TFETs[22, 23, 36, 37]와 비교해 DF-TFET은 ION에서 명백한 장점이 있습니다. 이는 라인 터널링 접합과 SiGe 물질 사용으로 개선된 터널링율 때문입니다. p-n 터널링 접합과 도핑리스 터널링 접합 장점을 결합하여 DF-TFET은 초저전력 응용에서 높은 동작 전류와 낮은 정적 전력 소비를 제공할 수 있습니다.
본 연구에서 새로운 DF-TFET을 제안하고 시뮬레이션 방법으로 전기적 특성을 분석했습니다. DF-TFET 구조 특성, 물리적 메커니즘, 다양한 매개변수 성능, 아날로그/RF 성능을 논의하고 연구했습니다. 도핑리스 핀 구조 채널, 적층 게이트 유전체, SiGe 채널 물질, 고효율 라인 터널링 접합 덕분에 스위칭 특성과 아날로그/RF 특성에서 좋은 성능을 얻을 수 있습니다. 또한 제조 공정에서 급격한 p-n 접합 형성 회피로 균일한 도핑, 높은 일관성, 공정 변동에 대한 높은 강건성을 달성할 수 있습니다. 시뮬레이션 결과 ION 58.8 μA/μm, 스위칭 비율 12차 크기, 뚜렷한 앰비폴라 효과 없음, SSmin 2.8 mV/dec, fT 5.04 GHz를 DF-TFET으로 달성할 수 있습니다. 큰 동작 전류, 높은 스위칭 비율, 가파른 SS, 좋은 신뢰성, 안정된 제조 공정, 좋은 제조 가능성으로 미래 저전력 IC와 민감한 센서 응용을 위한 유망한 후보 중 하나가 될 것으로 기대됩니다.
적용 불가(본 원고는 TFET 아날로그/RF 성능에 대한 순수 이론적 연구입니다. 시뮬레이션 데이터는 본 원고에 주어졌으며 여기서는 설명하지 않습니다).
나노물질
초록 ZrO₂ 게이트 유전체를 사용한 고이동도 Ge nMOSFET을 시연하고, 오존(O₃) 처리, O₃ 후처리, 무처리 등 다양한 계면 특성을 가진 트랜지스터와 비교했습니다. O₃ 처리 시 EOT 0.83 nm의 ZrO₂ 유전체를 가진 Ge nMOSFET이 중간 반전 전하 밀도(Q_inv)에서 Si 범용 이동도보다 높은 682 cm²/Vs의 피크 유효 전자 이동도(μ_eff)를 얻었습니다. 반면 Al₂O₃ 계면 층을 가진 O₃ 후처리는 극적으로 향상된 μ_eff를 제공하여, 중간 Q_inv(5 × 10¹² cm⁻²)에서 Si 범용
협동로봇 유니버설 로봇(Universal Robots)을 사용하면 거의 모든 CNC 작업에서 속도 향상, 공간 절약, 안전성 강화, 프로그래밍 단순화를 실현할 수 있습니다. 작업자는 더 이상 인체공학적으로 불리한 수동 CNC 작업과 반복 작업을 수행할 필요가 없으며, 더 중요한 업무에 집중할 수 있습니다. 안전한 협업 작업 환경 이 협동 UR CNC 시리즈는 중장비 CNC 기계와 근접 작업하면서도 인간 바로 옆에서 안전하고 효과적으로 작업할 수 있습니다. 이를 가능하게 하는 특허받은 안전 기술은 미리 정해진 힘/접촉 시 로봇을 정
