고성능 아날로그/RF T자형 게이트 듀얼 소스 터널 전계효과 트랜지스터

요약

이 연구에서는 실리콘 기반 T자형 게이트 듀얼 소스 터널 전계효과 트랜지스터(TGTFET)를 소개하고 상세한 TCAD 시뮬레이션을 사용하여 성능을 평가합니다. 기존 L자형(LTFET) 및 U자형(UTFET) TFET과의 비교 분석을 수행하여 TGTFET 설계의 이점을 강조합니다. T자형 게이트는 터널링 접합에서 전기장을 강화하는 게이트 오버랩을 도입하며, 듀얼 소스 아키텍처는 효과적인 터널링 면적을 두 배로 늘립니다. n⁺ 포켓을 통합함으로써 밴드-밴드 터널링(BTBT) 속도가 더욱 증가합니다. 시뮬레이션 결과 TGTFET는 1V 게이트-소스 바이어스에서 81µA/µm의 온 상태 전류와 6.7×10¹⁰의 온/오프 비율을 달성합니다. 0-0.5V에서의 평균 서브임계 스윙(SS_avg)은 51.5mV/dec이며, 0.1V에서 최소 스윙(SS_min)은 24.4mV/dec입니다. 소자는 드레인 유도 장벽 낮춤(DIBL)에 대한 강한 내성을 보입니다. 주요 아날로그/RF 지표인 트랜스컨덕턴스(gₘ) 232µS/µm, 출력 컨덕턴스(g_ds) 214µS/µm, 게이트-소스 정전용량(C_gs) 0.7fF/µm, 게이트-드레인 정전용량(C_gd) 3.7fF/µm, 차단 주파수(f_T) 11.9GHz, 이득 대역폭 곱(GBW) 2.3GHz가 모두 드레인-소스 전압 0.5V에서 달성됩니다. UTFET 및 LTFET과 비교하여 TGTFET은 우수한 DC 및 AC 특성을 제공하며, 차세대 저전력 및 아날로그/RF 응용을 위한 매력적인 후보로 자리매김합니다.

배경

금속-산화막-반도체 전계효과 트랜지스터(MOSFET)의 지속적인 스케일링은 역사적으로 전력 효율, 스위칭 속도, 소자 밀도 향상을 주도해왔습니다. 그러나 공급 전압 감소와 누설 전류(I_OFF) 간의 불가피한 트레이드오프는 대기 전력 증가를 초래하며, 단채널 효과(SCE)는 신뢰성을 저하시킵니다. 이러한 과제에 대응하기 위해 연구자들은 서브임계 스윙(SS)과 동작 전압 감소에 집중해왔습니다. 밴드-밴드 터널링을 활용하는 터널 전계효과 트랜지스터(TFET)는 SS < 60mV/dec를 달성할 수 있어 0.2V 미만 동작과 현저히 낮은 I_OFF를 가능하게 합니다.

TFET은 특히 저전력 디지털 로직과 신흥 아날로그/RF 회로에 매력적입니다. 그러나 기존 P-I-N TFET은 제한된 터널링 면적으로 인해 온 상태 전류(I_ON)가 제한됩니다. 최근 L자형(LTFET) 및 U자형(UTFET) 게이트 같은 구조적 혁신은 터널링 인터페이스를 확장하여 콤팩트함을 유지하면서 I_ON을 향상시켰습니다. 그럼에도 불구하고 추가 성능 향상과 상세한 아날로그/RF 특성 분석이 필수적입니다.

우리는 T자형 게이트 듀얼 소스 TFET(TGTFET)을 제안합니다. 이는 LTFET과 UTFET에 비해 터널링 면적을 두 배로 늘리고 게이트 오버랩을 도입하여 전기장을 날카롭게 합니다. 우리의 TCAD 연구는 이 설계가 더 높은 I_ON, 60mV/dec 미만 SS, 우수한 아날로그/RF 성능 지표를 제공함을 입증합니다.

방법

TGTFET 구조는 그림 1에 나와 있습니다. 게이트는 "T" 모양(녹색 영역)을 형성하며, 수직 및 측면 n⁺ 포켓(노란색)과 중첩되어 터널링 인터페이스에서 전기장을 증폭시킵니다. 듀얼 소스 영역이 게이트를 둘러싸고(사파이어 색), n⁺ 드레인이 채널 아래에 위치합니다. 이 구성은 효과적인 터널링 면적을 증가시키고 밴드 벤딩을 가파르게 하여 BTBT 속도를 향상시킵니다.

그림 2는 TGTFET, UTFET, LTFET 구조를 비교합니다. TGTFET의 게이트 오버랩은 터널링 효율을 높이며, 듀얼 소스 배열은 다른 설계에 비해 접합 면적을 두 배로 늘립니다.

주요 시뮬레이션 파라미터: H_s=30nm, H_g=40nm, W_g=6nm, H_c=15nm, T_p=5nm, φ=4.33eV, T_ox=2nm(HfO₂), N_S=1×10²⁰cm⁻³, N_D=1×10¹⁹cm⁻³, N_sub=1×10¹⁷cm⁻³, N_P=5×10¹⁸cm⁻³. 모든 소자는 시뮬레이션에서 1µm 폭을 공유합니다.

시뮬레이션은 Silvaco Atlas를 사용하여 비국소 BTBT 모델, Lombardi 이동도, 페르미 통계, 밴드갭 좁아짐, 쇼클리-리드-홀 재결합으로 물리학을 정확하게 포착했습니다.

결과 및 논의

소자 메커니즘 및 다양한 파라미터에 따른 DC 특성

그림 3a는 게이트 오버랩 유무에 따른 TGTFET 전달 곡선을 보여줍니다. 오버랩은 V_g=V_d=1V에서 I_ON을 7.5×10⁻⁵에서 8.1×10⁻⁵A/µm으로 높입니다. 그림 3b는 동일한 기하학 하 TGTFET, UTFET, LTFET을 비교합니다. TGTFET은 2배 I_ON 이점을 제공하며, SS_min=24.4mV/dec(V_g=0.1V), SS_avg=51.5mV/dec(0-0.5V)를 달성합니다. 온/오프 비율은 6.7×10¹⁰(V_g=V_d=1V)과 6.5×10⁸(V_g=V_d=0.5V)에 도달합니다.

그림 4는 게이트 오버랩 유무에 따른 TGTFET의 BTBT 속도를 보여줍니다. 5nm 오버랩은 터널링 면적을 확장하여 직접적으로 더 높은 I_ON으로 이어집니다.

그림 5는 3D 전기장 맵을 보여줍니다. 5nm 오버랩 시 두 개의 뚜렷한 전기장 피크가 나타나며, 오버랩 없는 경우엔 없습니다. 관련 밴드 구조(그림 5c)는 더 큰 터널링 창을 보여주며, 증가된 BTBT 속도와 I_ON을 설명합니다.

그림 6은 n⁺ 포켓의 영향을 탐구합니다. 포켓 도핑 증가는 I_OFF를 급격히 증가시킵니다(그림 6a). 고정 도핑 5×10¹⁸cm⁻³에서 포켓 두께를 7에서 3nm로 줄이면 SS와 I_ON이 개선됩니다(그림 6b). 유의미한 서브임계 누설 없이, 이는 가벼운 포켓 도핑이 오프 상태 BTBT를 억제함을 나타냅니다.

그림 7은 게이트 높이(H_g)와 채널 두께(H_c)를 조사합니다. H_g의 적당한 증가는 전자 수송을 방해하는 에너지 밴드 험프를 완화합니다(그림 7c), I_ON과 SS를 향상시킵니다. H_c 감소는 I_ON을 약간 개선합니다(그림 7b). 그러나 5nm로 추가 감소하면 코너 BTBT 전류가 지배적이 되어 심각한 서브임계 누설이 발생합니다(그림 8).

그림 9은 드레인-소스 전압(V_d) 영향을 조사합니다. V_d<0.6V에서 I_ON은 채널 저항 감소로 V_d와 함께 급격히 상승합니다. 1.8V 이상에서 I_ON은 포화되지만 코너 BTBT가 강화되어 I_OFF가 증가합니다. 중간 범위(0.6-1.8V)에서 TGTFET은 견고하고 안정적인 성능과 강한 DIBL 면역을 보여줍니다.

TGTFET, UTFET, LTFET의 아날로그/RF 성능

그림 10은 V_d=0.5V에서 세 소자의 전달 곡선과 트랜스컨덕턴스(gₘ)를 표시합니다. TGTFET은 232µS/µm의 피크 gₘ을 달성합니다—UTFET(120µS/µm)과 LTFET(110µS/µm)의 거의 2배—듀얼 소스와 게이트 오버랩 덕분입니다.

그림 11은 출력 특성, 출력 컨덕턴스(g_ds), 출력 임피던스(R_o)를 보여줍니다. TGTFET의 출력 전류는 UTFET과 LTFET의 2배이며, g_ds는 V_d=0.45V에서 214µS/µm로 피크를 이루며 R_o=4.6kΩ/µm입니다. 비선형적 R_o 대 V_d 거동은 드레인 장벽을 통한 열적 여기와 터널링 제한 전도 간의 상호작용에서 기인하며, TFET 문헌에서 이전에 보고된 현상입니다.

정전용량 분석(그림 14)은 C_gs가 C_gd에 비해 무시할 만하므로 총 게이트 정전용량(C_gg)은 C_gd가 지배적임을 보여줍니다. V_d=0V에서 C_gg는 전자 채널 축적으로 V_g와 함께 급격히 상승합니다. V_d=0.5V에서 C_gd는 V_g가 0.6V를 초과할 때까지 평탄하며, 낮은 게이트 바이어스에서 채널 내 제한된 전자 포획을 반영합니다.

그림 15는 고정 V_g에서 모든 세 소자의 C_gd가 V_d 증가와 함께 감소하며, 고정 V_d에서 V_g 증가와 함께 상승함을 확인합니다.

차단 주파수(f_T)와 이득 대역폭 곱(GBW)은 f_T=gₘ/(2πC_gg), GBW=gₘ/(2π10C_gd)로 계산됩니다. 그림 16은 TGTFET이 V_d=0.5V에서 f_T=11.9GHz, GBW=2.3GHz를 달성함을 보여줍니다—UTFET(4.1GHz, 0.5GHz)과 LTFET(8.7GHz, 2.1GHz)보다 우수합니다. 우수한 주파수 응답은 듀얼 소스 아키텍처와 감소된 C_gg에서 기인합니다.

결론

T자형 게이트와 듀얼 소스 아키텍처를 특징으로 하는 실리콘 기반 TGTFET을 소개했습니다. 이 구성은 터널링 접합 면적을 두 배로 늘리고, 게이트 오버랩을 통해 전기장을 날카롭게 하여 I_ON=8.1×10⁻⁵A/µm, I_ON/I_OFF=6.7×10¹⁰, SS_min=24.4mV/dec를 산출합니다. 소자는 강한 DIBL 내성을 보이며 넓은 V_d 범위에서 성능을 유지합니다. 아날로그/RF 분석은 gₘ=232µS/µm, g_ds=214µS/µm, C_gg≈3.7fF/µm, f_T=11.9GHz, GBW=2.3GHz를 보여주며, UTFET과 LTFET 모두를 능가합니다. 이 결과는 TGTFET이 미래 저전력 및 고주파 응용을 위한 유망한 후보임을 확인합니다.

약어

C_gd:

게이트-드레인 정전용량

C_gs:

게이트-소스 정전용량

f_T:

차단 주파수

GBW:

이득 대역폭

g_ds:

출력 컨덕턴스

g_m:

트랜스컨덕턴스

Hc:

채널 층 높이

Hg:

게이트 전극 높이

Hs:

소스 층 높이

LTFET:

L자형 게이트 터널 전계효과 트랜지스터

N_D:

n⁺ 드레인 도핑 농도

N_P:

n⁺ 포켓 도핑 농도

N_S:

p⁺ 소스 도핑 농도

N_sub:

p⁻ 기판 도핑 농도

R_o:

출력 임피던스

TGTFET:

T자형 게이트 듀얼 소스 터널 전계효과 트랜지스터

Tox:

HfO₂ 게이트 유전체 두께

Tp:

n⁺ 포켓 두께

UTFET:

U자형 게이트 터널 전계효과 트랜지스터

V_d:

드레인-소스 전압

V_g:

게이트-소스 전압

Wg:

게이트 전극 폭