2차원(2D) InSe 기반 전계 효과 트랜지스터(FET)는 실험 보고서에서 놀라운 캐리어 이동성과 높은 온-오프 비율을 보여주었습니다. 이론적 조사는 또한 고성능이 탄도 한계의 10nm 미만 노드에서 잘 보존될 수 있음을 예측했습니다. 그러나 실험 경험과 이론적 계산 모두 고품질 옴을 달성하는 것이 고성능 2D FET의 주요 제한 요소가 된 것으로 지적되었습니다. 이 연구에서 우리는 InSe FET를 위한 새로운 샌드위치형 인듐 옴 접촉을 제안하고 ab initio 방법을 기반으로 재료 및 장치의 관점에서 성능을 종합적으로 평가했습니다. 재료 특성은 샌드위치 구조를 도입하여 터널링 배리어, 쇼트키 배리어, 유효 도핑을 포함한 오믹 접촉의 근본적인 문제를 모두 잘 고려하여 우수한 접촉 저항을 달성했음을 나타냅니다. 장치 성능 수준에서 게이트 길이가 7, 5 및 3nm인 장치가 조사되었습니다. 샌드위치형 접촉 장치의 모든 메트릭은 ITRS(International Technology Roadmap for Semiconductor)의 요구 사항을 훨씬 초과하고 기존 구조와 비교하여 명백한 프로모션을 나타냅니다. 69.4%, 50% 및 49%의 최대 전류 부스트는 게이트 길이가 각각 7, 5 및 3nm인 장치에 대해 달성됩니다. 한편, 고유 지연의 최대 감소는 20.4%, 16.7% 및 18.9%로 달성되었습니다. 또한 다른 2D FET에 대한 에너지 지연 제품(EDP)의 벤치마크가 제공됩니다. 샌드위치형 옴 접촉이 있는 모든 InSe FET는 MoS2를 능가합니다. FET 및 ITRS 2024의 요구 사항. 최상의 결과는 이상적인 BP FET의 상한선에 근접하며, 차세대 CMOS(Complementary Metal-Oxide Semiconductor) 기술에서 InSe FET에 대한 샌드위치 구조가 우세함을 나타냅니다.
2차원(2D) 반도체는 차세대 CMOS(Complementary Metal-Oxide Semiconductor) 기술에 대한 매력적인 응용으로 인해 전자 장치에 많은 관심을 불러일으켰습니다[1, 2]. 매우 얇은 두께와 우수한 유전 특성은 잘 알려진 단채널 효과를 억제하기 위해 우수한 정전기 게이트 제어를 제공할 수 있습니다[3]. 또한 2D 재료의 몇 층이 일반적으로 댕글 본드가 없는 매끄러운 표면을 가지므로 기존 반도체에 비해 초박형 본체 시스템에서 2D 재료의 우수한 캐리어 이동도가 잘 보존될 수 있습니다[4]. 갭리스 그래핀을 제외하고, 전이금속 디칼코게나이드(TMD), 흑인(BP), 인듐 셀레나이드(InSe)와 같은 합성 2D 반도체의 대부분은 0이 아닌 밴드 갭을 가지며 전계 효과 트랜지스터(FET)에 적합한 것으로 입증되었습니다. ). TMD 기반 FET는 최대 10 8 높은 온-오프 비율을 나타냈습니다. 짧은 채널 장치의 낮은 누설 전류, 무거운 유효 질량의 이점 [5]. BP 기반 FET는 ~ 1000cm 2 의 높은 이동도로 인해 뛰어난 전류 및 스위칭 특성을 나타냈습니다[6]. /V s 및 이방성 수송 속성 [7]. 최근에 InSe는 ~ 2000cm 2 의 뛰어난 이동성을 나타내는 것으로 입증되었습니다. 실온에서 /V s [8, 9], InSe 기반 FET는 10 8 의 높은 온-오프 비율을 나타냈습니다. [10]. 첫 번째 원칙 계산은 또한 InSe FET가 탄도 한계에서 10nm 이하로 잘 축소될 수 있음을 확인했습니다[11, 12]. 그러나 접촉 저항의 무시와 고농도 도핑 가설로 인해 실제 응용 분야에서 이론적 한계에 접근하는 것은 여전히 어려운 일입니다. 실제로 신뢰할 수 있는 도핑 방법과 고품질 옴 접촉 방식이 아직 부족하기 때문에 InSe를 포함한 2D 재료 기반 FET는 일반적으로 쇼트키 장벽(SB) FET[13,14,15,16]입니다. 활성 영역의 SB는 큰 접촉 저항을 생성하고 낮은 도핑 수준은 전류 밀도를 더욱 저하시킵니다. 충분히 도핑된 활성 영역으로 낮은 접촉 저항을 달성하는 것은 2D 재료 기반 FET(2D FET)가 고성능을 달성하기 위한 주요 제한 요소가 되었습니다[17,18,19].
위의 문제를 목표로 InSe FET에 대한 새로운 샌드위치형 옴 접촉을 제안했습니다. 최근의 실험 및 이론 연구에 따르면 인듐이 우수한 성능을 달성하기 위한 InSe FET의 유망한 후보가 될 수 있음이 시사됨에 따라 인듐이 전극 금속으로 선택되었습니다[20,21,22]. 우리는 2013년 ITRS(International Technology Roadmap for Semiconductors)[23] 프레임워크에 따라 게이트 길이가 7, 5, 3nm인 장치의 저항성 접촉 품질과 성능을 이론적으로 평가했습니다. ITRS가 IRDS(International Roadmap for Devices and Systems)[24]로 대체되었지만 ITRS2013은 트랜지스터에 대한 명확한 확장 추세를 나타내며 최근 연구에서 여전히 채택되고 있습니다[25, 26]. 이 원고는 다음과 같이 배열되어 있습니다. 먼저 샌드위치 및 기존(상단) 접점의 전기적 특성을 조사합니다. 둘째, 온 상태 전류 및 고유 지연과 같은 장치 성능 메트릭을 평가하고 ITRS의 요구 사항과 비교합니다. 마지막으로 다른 2D 재료 기반 장치와 비교하기 위해 전력 지연 제품 대 고유 지연의 벤치마크를 제시합니다.
모든 원자 구조는 VASP[27]에 의해 최적화되었습니다. 모든 계산에는 335eV의 에너지 컷이 사용되었습니다. InSe의 단위 셀은 SCAN의 MetaGGA 프레임워크에서 0.01 eV/Å의 응력 기준으로 완화되었습니다[28]. 금속 인듐의 격자 매개변수는 화학 및 물리학 핸드북[29]에서 얻었습니다. 그림 1에서 보듯이 InSe의 격자상수는 4.029 Å로 실험보고와 매우 잘 일치한다[30, 31].
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InSe에 대한 단위 셀의 평면도(a ) 및 인듐(b ), 각각
InSe 상의 인듐의 초기 구조는 각각 InSe 및 인듐(001) 표면의 4×1×1 및 5×2×1 단위 셀로 구축되었다. 평균 절대 변형률은 1.32%로 재료 고유의 특성을 보존하기에 충분합니다. 그림 2a, b에서 보는 바와 같이 샌드위치 구조는 인듐/InSe/인듐 층으로 구성되었으며, 하단과 상단의 인듐은 InSe 중심과 거울 대칭을 이루고 있습니다. 두 가지 하이브리드 구조는 0.02eV/Å보다 낮은 각 원자에 대한 힘의 기준으로 optb88의 반 데르 발스(vdW) 기능으로 완화되었습니다[32, 33]. 최종 접촉 면적은 16.19Å × 6.41Å입니다. 옴 접촉의 저항은 그림 2a, b와 같이 두 개의 프로브 장치로 평가되었습니다. 반도체의 접촉영역 외 불필요한 저항을 없애기 위해 음극에 InSe를 1×10 14 많이 도핑 e/cm 2 상단 및 샌드위치형 접점 모두에 대해.
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접촉 저항 평가에 사용되는 접촉의 원자 구조 및 관련 2-프로브 장치. 아 , b 각각 상단 및 샌드위치 접촉용입니다. 좌표는 평면 외 방향에서 원자의 위치를 나타냅니다.
소자 성능 평가와 관련하여 샌드위치형 및 상단 저항성 접촉부를 갖는 InSe FET의 형상이 각각 그림 3a, b에 나와 있습니다. 모든 장치 및 노드 이름은 각각 ITRS 및 IRDS의 요구 사항을 따릅니다. 장치 매개변수는 표 1에 나열되어 있습니다. 대역 내 터널링을 억제하기 위해 3nm의 게이트 길이에 1nm 언더랩(UL)이 적용되었습니다. 옴 접촉 모델링과 달리 장치의 어떤 부품도 의도적으로 도핑되지 않았습니다. 장치는 전송 방향을 따라 소스, 드레인 및 채널을 병합하여 구축되었습니다. 채널과 활성 영역과의 두 인터페이스는 고정 소스 및 드레인으로 추가로 완화되었습니다. 모든 시뮬레이션은 NEGF(Non-Equilibrium Green's Function) 이론을 기반으로 했으며 QuantumATK에 의해 완전히 자체 일관된 계산으로 수행되었습니다[34,35,36]. 이는 일반적으로 10nm 미만 노드에서 트랜지스터를 설계하고 조사하는 데 사용되었습니다[17 , 37,38,39]. 90 Rydberg의 mech-cut-off와 함께 이중-제타 편광 기본 세트가 사용되었습니다. Monkhorst 팩 k-포인트 메쉬는 8/Å −1 의 밀도로 샘플링되었습니다. × 11/Å −1 × 180/Å −1 . 병렬 켤레 기울기 솔버는 효율성을 위해 푸아송 솔버로 선택됩니다. 모든 장치의 전류는 Landauer-Büttiker 공식[40]을 풀어서 얻을 수 있습니다.
$$ I\left({V}_{\mathrm{Bias}}\right)=\frac{2e}{h}\int T\left(E,{V}_L,{V}_R\right)\ 왼쪽[{f}_{\mathrm{R}}\left(E,{V}_R\right)-{f}_L\left(E,{V}_L\right)\right] dE $$ <사진>
샌드위치(a)가 있는 InSe FET의 형상 ) 및 상단(b ) 연락처
어디에,V 편향 편향이며 다음을 통해 달성할 수 있습니다. V 편향 =V R ‐ V 엘 , T (이 , V 엘 , V R )는 반송파의 전송 계수, f R (이 , V R ) 및 f 엘 (이 , V 엘 )은 각각 음극(드레인)과 양극(소스)에 대한 페르미-디랙 분포 함수입니다.
일반적으로 2D 재료의 옴 접촉 품질과 상관관계가 있는 세 가지 핵심 요소[18], 즉 vdW 갭에서 파생된 터널링 장벽 및 거리, 전극과 반도체 사이의 궤도 중첩, SB 높이가 있습니다. 먼저 터널링 장벽과 거리를 그림 4a와 같은 유효 전위로 기술하였다. 상단 접점과 비교하여 샌드위치형 접점의 도입은 하단에서 추가 전송 경로를 제공할 뿐만 아니라 터널링 장벽을 5.48eV에서 2.38eV로 감소시켜 56.6%를 감소시킵니다. 한편, 계면 거리는 0.66 Å로 약간 낮아져 터널링 장벽의 너비도 감소함을 나타냅니다. 둘째, 궤도 겹침은 그림 4b의 원자가 전하 분포에서 평가할 수 있습니다. 샌드위치형 접촉은 상부 접촉에 비해 계면 영역에서 더 많은 원자가 전자를 보유하고 있음을 알 수 있습니다. 이는 인듐과 InSe 사이의 더 강한 궤도 중첩을 나타냅니다. 이 기능은 또한 InSe에 도핑 효과를 도입하는 데 도움이 되며, 초과 전자 수는 Mulliken 모집단을 사용하여 계산할 수 있습니다. 우리는 각각 샌드위치 구조와 상부 접촉 구조의 InSe에서 총 전자 수를 추출했습니다. 그런 다음 격리된 InSe의 순 전하는 항상 0이어야 하므로 전자 수를 접촉 영역의 면적으로 나누어 도핑 수준을 얻을 수 있습니다. 그림 4b의 오른쪽 패널에서 볼 수 있듯이 샌드위치형 접촉은 1.6 × 10 13 의 매우 높은 도핑 수준을 생성합니다. e/cm 2 , 상위 접점보다 거의 2.8배 높습니다. 이러한 높은 수준은 일반적으로 금속 산화물 반도체 FET보다 훨씬 더 무거운 도핑 수준을 주장하는 2D 터널링 FET 시뮬레이션의 가설에 접근했습니다. 셋째, 원시 상태, 샌드위치 구조 및 상부 접촉 구조에서 InSe의 상태 밀도(DOS)가 그림 4c에 나와 있습니다. 계면 영역에서 인듐과 InSe 사이의 궤도 겹침은 InSe의 밴드 갭을 금속화하고 샌드위치 하나는 더 높은 수준을 초래합니다. 이 기능은 밴드 갭의 금속화된 상태가 추가 터널링 채널을 제공하기 때문에 계면 영역에서 vdW 터널링 장벽을 통한 캐리어 주입을 크게 향상시킵니다. 또한 페르미 준위는 전도대 최소값 이상으로 고정되어 상단 및 샌드위치형 접점에 대해 각각 ~ 0.07 및 0.27eV의 에너지 축퇴를 초래합니다. 따라서 인듐과 InSe 사이의 SB가 완전히 제거됩니다. 넷째, 2-프로브 소자에서 얻은 바이어스-전류 곡선을 기반으로 옴 접촉 저항을 계산하고 모든 결과를 그림 4d에 나타내었다. 선형 진화로 인해 두 접점이 모두 옴임을 알 수 있습니다. 이론적 수준에서, 즉 표면 거칠기, 계면 불순물 등을 무시하면 샌드위치 구조는 0.032 ± 0.002 Ω mm의 매우 낮은 접촉 값으로 이어지며 이는 상단 접촉 저항의 절반 이상을 감소시킵니다. 위의 논의를 바탕으로 두 배의 접촉 영역은 항상 옴 접촉의 두 배 이상 개선으로 이어진다는 점을 주목하는 것은 흥미로울 것입니다. 인듐과의 상부 접촉은 최근 실험적으로 InSe 기반 장치의 성능을 높이는 데 효과적인 것으로 확인되었기 때문에[21, 22], 샌드위치 구조는 InSe FET에 대한 매력적인 저항 접촉 솔루션이 될 수 있습니다.
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아 전송 방향에 수직인 유효 전위. 좌표는 원자의 위치에 해당하며 그림 1에 정의되어 있습니다. 어두운 영역은 vdW 간격에 해당합니다. ㄴ 수송 방향에 수직인 평면 평균 전자 분포. 오른쪽 패널은 도핑 수준입니다. 좌표는 원자의 위치에 해당하며 그림 1에 정의되어 있습니다. c 인세의 DOS. 녹색은 깨끗한 InSe에 해당합니다. d 두 프로브 장치의 전류 종속 바이어스. 빨간색과 파란색은 모두 상단 및 샌드위치된 접점에 각각 해당합니다.
그런 다음 소자 성능을 평가하였고, 2019, 2021, 2024 노드에서의 InSe FET의 전달 특성을 Fig. , 및 2019 노드의 SS는 상단 및 샌드위치형 접촉 장치에 대해 각각 61.8 및 64.4mV/dec의 거의 이상적인 스위칭 특성을 보여 InSe FET에서 뛰어난 정전기 제어를 나타냅니다. 또한, 샌드위치 접촉 장치는 IDS의 명백한 개선으로 이어집니다. 2019년, 2021년 및 2024년 노드에서 각각 최대 69.4%, 50% 및 49% 증가가 달성된 상위 노드와 비교됩니다. 게다가 나는ON ITRS의 고성능(HP) 요구 사항에 따라 추출되었습니다. 그림 5d와 같이 ION 모든 시스템의 가 HP 요구 사항보다 훨씬 높습니다. 상위 접촉 장치와 비교하여 샌드위치형 시스템은 여전히 2019년, 2021년 및 2024년 노드에 대해 각각 38.2%, 27.3% 및 20.5%의 프로모션을 제공합니다.
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노드에서 InSe FET의 전달 특성. 아 2019년, b 2021년 및 c 각각 2024개의 노드. d ION 비교 ITRS의 HP 요구 사항 준수
FET의 또 다른 필수 메트릭은 논리 회로에서 스위칭 속도의 상한을 나타내는 고유 지연(τ)입니다. τ는 τ로 구했습니다. =(Q켜기 − Q꺼짐 )/나는켜짐 , 여기서 QON 및 QOFF 는 각각 켜짐 및 꺼짐 상태에서의 전하입니다. 켜기 및 끄기 상태는 |VDS로 제한됩니다. |=2019, 2021 및 2024 노드에 대해 각각 0.68, 0.64 및 0.64V입니다. 온-오프 비율의 함수로서의 고유 지연은 그림 6에 나와 있습니다. 낮은 게이트 전압에서 터널링에서 파생된 큰 지연에서의 비단조적 전개에도 불구하고[41], 모든 지연은 0.15ps 미만이고 다음보다 충분히 낮습니다. 0.44-0.46ps의 ITRS 요구 사항. 또한 샌드위치형 접촉 장치는 ION 영역에서 30% 이상 감소합니다. /I꺼짐 ≤ 10 7 , 10 6 , 10 5 2019, 2021 및 2024 노드에 대해 각각. 그림 6d에 표시된 HP 요구 사항에 따라 샌드위치형 접촉 장치는 2019년, 2021년 및 2024년 노드에 대해 각각 20.4%, 16.7% 및 18.9%로 스위칭 속도를 향상시킬 수 있습니다.
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노드에서 온오프 비율의 함수로서의 고유 지연. 아 2019년, b 2021년 및 c 각각 2024개의 노드. d ITRS의 HP 요구 사항에 따른 고유 지연 비교
소자의 성능을 보다 직관적으로 평가하기 위해 PDP(Power-Delay Product) 대 고유지연(Intrinsic Delay)을 추출하였다. PDP는 단일 스위칭 이벤트의 전력 소비에 해당하며 PDP =(QON − Q꺼짐 )VDS ITRS의 HP 요구 사항에서 파생된 모든 매개 변수와 함께. 다른 2D FET와의 결과 및 비교가 그림 7에 나와 있습니다. 첫째, 모든 2D FET는 실험 보고서에서 트랜지스터로 미리 검증되었다는 규칙에 따라 선택되었으며, 이는 CMOS 기술에서 한 단계 더 나아갑니다. 둘째, InSe 및 MoS2 제외 [42], 다른 모든 장치는 활성 영역에 과도하게 도핑되고 옴 접촉 저항을 무시하여 [43, 44] 시뮬레이션되었으므로 결과는 성능의 상한에 해당합니다. 보시다시피, 모든 에너지 지연 제품(EDP)은 ITRS 2024 요구 사항보다 낮으며, 이는 2D FET의 매력적인 미래를 나타냅니다. 최대 EDP는 MoS2에 속합니다. 9.9nm에서 FET, 그리고 가장 좋은 것은 BP FET에서 나온 것입니다. InSe FET의 경우 샌드위치형 접촉 장치는 모든 노드에서 상단 접촉 장치보다 항상 더 나은 성능을 보입니다. 샌드위치형 접촉 장치의 가장 높은 EDP는 게이트 길이가 7nm(2019 노드)이며 모든 MoS2를 초과합니다. FET. 가장 낮은 것은 게이트 길이 3nm(2024노드)이며, 뛰어난 수송 특성으로 잘 알려진 암체어 방향으로 BP FET의 상한선까지 접근한다. 따라서 InSe FET의 EDP는 샌드위치된 접촉 소자가 2D FET 중에서 충분한 경쟁력을 보인다는 것을 의미합니다.
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전력 지연 곱과 InSe 및 기타 2D FET로 구성된 고유 지연 비교. 회색 점선 가이드라인은 특정 EDP에 해당합니다.
이 연구에서 InSe FET에 대해 인듐과의 새로운 샌드위치형 옴 접촉이 제안되었습니다. 샌드위치형 오믹콘택은 접촉면적을 2배로 증가시킬 뿐만 아니라 접촉품질을 2배 이상 높여 접촉저항이 우수합니다. 게이트 길이 7, 5, 3nm의 소자 성능 레벨에서, 샌드위치형 옴 접촉이 있는 InSe FET는 기존의 상부 접촉 소자에 비해 보편적인 성능 향상을 제공합니다. ITRS의 HP 요구에 따라 온 전류 및 고유 지연은 각각 38.2~20.5% 및 20.4~16.7%로 개선됩니다. 다른 2D FET에 대한 EDP의 벤치마크에서도 샌드위치형 옴 접촉이 있는 InSe FET가 다른 2D FET보다 장점이 있음이 밝혀졌습니다. 우리의 연구는 고성능 InSe FET를 향한 새로운 경로를 제시합니다.
현재 연구 중에 사용 및/또는 분석된 데이터 세트는 합당한 요청이 있는 경우 교신 저자에게 제공됩니다.
2차원
상보성 금속 산화물 반도체
전이금속 디칼코게나이드
흑린
인듐 셀레나이드
전계 효과 트랜지스터
쇼트키 장벽
2D 재료 기반 FET
반도체를 위한 국제 기술 로드맵
반 데르 발스
언더랩
비평형 그린의 기능
상태 밀도
하위 임계값 스윙
고성능
고유 지연
전력 지연 제품
에너지 지연 제품
나노물질
초록 전형적인 슈퍼커패시터 전극 물질인 층상 이중 수산화물은 구조가 잘 조절되면 우수한 에너지 저장 성능을 나타낼 수 있습니다. 이 연구에서 다양한 니켈-코발트 층상 이중 수산화물(NiCo-LDHs)을 제조하기 위해 간단한 1단계 열수 방법이 사용되며, 여기서 다양한 요소 함량이 NiCo-LDH의 다양한 나노구조를 조절하는 데 사용됩니다. 결과는 요소 함량의 감소가 NiCo-LDH의 분산성을 효과적으로 개선하고 두께를 조정하며 내부 기공 구조를 최적화하여 정전 용량 성능을 향상시킬 수 있음을 보여줍니다. 니켈(0.06g) 대 코발
탄소 섬유 인발 적층판(120mm x 5mm) 65% FVF. 사진 제공:Hexcel, Metyx 12월 2일 Hexcel Corp.(미국 코네티컷주 스탬포드)은 폴리우레탄(PU) 수지와 단방향(UD) 탄소 섬유로 만든 고성능 탄소 섬유 인발 프로파일을 제조하기 위해 Metyx Composites(터키 이스탄불)와 협력한다고 발표했습니다. 풍력 에너지 시장. Metyx Europe의 COO인 Ergenc Ineler는 Hexcel과 함께 이 여정을 시작하게 되어 매우 기쁩니다. 우리 고객들은 품질과 비용에 대해 매우 높은 기대치
