새로운 샌드위치 인듐 옴접촉으로 구현된 서브-10nm InSe 전계효과 트랜지스터: 이론적 연구

요약

2차원 인듐 셀레나이드(InSe)는 실험적 소자에서 ~2,000 cm²/V·s의 캐리어 이동도와 10⁸ 이상의 온/오프 비율로 차세대 CMOS 노드의 유망한 채널 물질로 부상했습니다. 이론적 연구는 InSe 전계효과 트랜지스터(FET)가 탄도 한계에서 서브-10nm 게이트 길이까지 높은 성능을 유지할 수 있음을 예측했으나, 낮은 저항의 옴접촉 달성이 주요 병목으로 남아 있습니다. 여기에서는 인듐/InSe/인듐의 새로운 샌드위치 인듐 접촉 구조를 도입하여, 터널링 장벽을 제거하고 쇼트키 장벽을 억제하며 효과적인 n-형 도핑을 동시에 제공합니다. 제일원리 계산 결과 접촉 저항이 0.032 ± 0.002 Ω·mm로 감소하여 기존 탑 접촉 대비 50% 이상 감소함을 보였습니다. 게이트 길이 7, 5, 3 nm에 대한 소자 시뮬레이션에서 샌드위치 접촉이 드레인 전류를 각각 69.4%, 50%, 49% 향상시키고, 고유 지연을 각각 20.4%, 16.7%, 18.9% 감소시킴을 입증했습니다. 에너지-지연 곱(EDP) 벤치마크에서 샌드위치 접촉 InSe FET는 MoS₂ 소자를 능가하고 국제 반도체 기술 로드맵(ITRS) 2024 사양을 충족하며, 이상적인 흑린(FET) 상한에 근접합니다. 이 결과는 샌드위치 구조가 차세대 로직 기술에서 고성능 InSe 트랜지스터로 가는 매력적인 경로임을 확립합니다.

서론

2차원(2D) 반도체는 원자 단위 얇은 바디, 우수한 정전기 제어, 벌크 대비 우수한 캐리어 이동도로 차세대 상보형 금속-산화막-반도체(CMOS) 소자에 대한 강한 관심을 끌고 있습니다. 그래핀 외에도 전이 금속 디칼코게나이드(TMD), 흑린(BP), 인듐 셀레나이드(InSe)를 포함한 2D 물질군은 전계효과 트랜지스터(FET)에서 높은 온/오프 비율을 가능하게 하는 밴드갭을 제공합니다. TMD 기반 FET는 큰 유효 질량 덕분에 10⁸까지 높은 온/오프 비율을 보이며, BP 소자는 ~1,000 cm²/V·s 이동도와 뚜렷한 이방성 이점을 가집니다. InSe는 최근 실온에서 2,000 cm²/V·s 이동도와 10⁸ 이상 온/오프 비율 달성으로 서브-10nm 스케일링의 강력한 후보로 부상했습니다. 그러나 InSe FET의 이론적 잠재력 실현은 신뢰할 수 있는 도핑 방법과 고품질 옴접촉 부재로 저해됩니다. 대부분의 2D 기반 소자는 쇼트키 장벽 FET(SBFET)로 동작하며, 금속/반도체 계면이 상당한 접촉 저항을 부과하고 전류 밀도를 제한합니다. 따라서 낮은 저항의 고도핑 접촉 달성은 고성능 2D 트랜지스터의 핵심 과제입니다. 이 병목을 해결하기 위해 InSe 채널 양쪽에 인듐 전극을 사용하는 새로운 샌드위치 옴접촉 기하학을 제안합니다. 최근 실험 및 이론 연구는 인듐이 InSe에 유망한 금속으로, 좋은 밴드 정렬과 강한 오비탈 중첩을 제공함을 확인했습니다. 본 연구에서는 제일원리 계산으로 샌드위치 설계의 전자 구조와 접촉 저항을 체계적으로 평가하고, 결과 트랜지스터 성능(게이트 길이 7, 5, 3 nm)을 ITRS 2013/IRDS 2024 사양 및 기타 최첨단 2D FET와 벤치마크했습니다.

방법

모든 원자 구조는 335 eV 평면파 컷오프로 Vienna Ab-initio Simulation Package(VASP)로 최적화했습니다. InSe 격자 상수는 4.029 Å로 수렴되어 실험과 우수한 일치를 보였습니다. 인듐 금속 매개변수는 CRC 핸드북에서 가져왔습니다. 초기 인듐/InSe 계면은 4×1×1 InSe와 5×2×1 인듐 (001) 슬래브로 구성하여 평균 1.32% 변형을 유도했습니다. 탑 접촉과 샌드위치 기하학 모두 optB88 반데르발스 함수로 완화하여 힘을 0.02 eV/Å 미만으로 낮췄습니다. 2-탐침 계산의 접촉 면적은 16.19 Å × 6.41 Å였습니다. 접촉 저항 추출을 위해 InSe 채널을 고도핑(1×10¹⁴ e/cm²)하여 외부 직렬 저항을 억제하는 2-탐침 모델을 사용했습니다. 전류-전압 특성은 Landauer-Büttiker 형식론으로 계산했습니다. 소자 시뮬레이션은 QuantumATK에서 비평형 그린 함수(NEGF) 형식론으로 수행했습니다. 채널, 소스, 드레인은 수송 방향을 따라 구성되었으며, 3 nm 게이트 길이 소자의 밴드-투-밴드 터널링 완화를 위해 1 nm 게이트 언더랩을 사용했습니다. 이중 제타 편극 기저 세트와 90 리드버그 에너지 컷오프를 사용했으며, 브릴루앙 존은 8/Å⁻¹ × 11/Å⁻¹ × 180/Å⁻¹ k-포인트 그리드로 샘플링했습니다. 모든 계산은 완전 자기 일관적으로 수행되었습니다.

고유 지연(τ)은 τ = (Q_ON - Q_OFF)/I_ON으로 계산했으며, Q_ON과 Q_OFF는 |V_DS| = 0.68 V(2019 nm), 0.64 V(2021 nm), 0.64 V(2024 nm)에서 용량-전압 특성으로부터 추출했습니다. 전력-지연 곱(PDP)은 PDP = (Q_ON - Q_OFF) V_DS로 정의했습니다.

결과 및 토의

2D 물질에서 옴접촉 품질을 결정하는 세 가지 핵심 요소는 터널링 장벽, 쇼트키 장벽(SB) 높이, 계면 오비탈 중첩입니다. Figure 4a는 샌드위치 접촉이 유효 터널링 장벽을 5.48 eV(탑 접촉)에서 2.38 eV로 56.6% 감소시키고, 반데르발스 갭을 0.66 Å 단축함을 보여줍니다. 향상된 오비탈 중첩은 평면 평균 전하 밀도(Fig. 4b)에서 명확하며, 샌드위치 구조가 계면에서 더 높은 전자 밀도를 제공합니다. 멀리켄 개체군 분석은 샌드위치 접촉의 n-형 도핑 수준이 1.6×10¹³ e/cm²로 탑 접촉의 거의 2.8배에 달하며, 2D 터널링 FET 시뮬레이션에서 사용되는 고도핑 수준에 근접함을 보여줍니다. 상태 밀도(DOS) 플롯(Fig. 4c)은 인듐-InSe 상호작용이 두 접촉 방식 모두에서 InSe 밴드갭을 금속화하지만, 샌드위치 접촉이 더 큰 금속 유도 갭 상태 밀도를 달성함을 드러냅니다. 결과적으로 페르미 준위 고정은 전도대 최소 위 0.07 eV(탑)와 0.27 eV(샌드위치)에 위치하여 SB를 효과적으로 제거합니다. 2-탐침 시뮬레이션에서 추출한 접촉 저항(Fig. 4d)은 두 접촉 유형 모두 선형 I-V 특성을 보여 옴 거동을 확인합니다. 샌드위치 설계는 0.032 ± 0.002 Ω·mm 저항을 산출하여 탑 접촉 대비 50% 이상 낮으며, 접촉 면적 두 배화의 이점을 강조합니다. 소자 성능 지표는 Figure 5에 제시됩니다. 서브임계 스윙(SS)은 모든 노드에서 100 mV/dec 미만으로 유지되며, 2019 nm 소자는 61.8 mV/dec(탑)와 64.4 mV/dec(샌드위치)를 달성합니다. 샌드위치 접촉은 드레인 전류(I_DS)를 2019 nm에서 69.4%, 2021 nm에서 50%, 2024 nm에서 49% 증가시킵니다. 온 상태 전류(I_ON)는 모든 노드에서 ITRS 고성능(HP) 요구사항을 초과하며, 샌드위치 소자는 2019 nm에서 38.2%, 2021 nm에서 27.3%, 2024 nm에서 20.5% 추가 이득을 보입니다. 고유 지연(τ)을 온/오프 비율 함수로 플로팅했습니다(Figure 6). 모든 소자는 τ < 0.15 ps를 보여 ITRS 2013 목표 0.44-0.46 ps보다 훨씬 낮습니다. 샌드위치 접촉은 높은 온/오프 비율에서 τ를 2019 nm 20.4%, 2021 nm 16.7%, 2024 nm 18.9% 감소시킵니다. 이러한 개선은 전류 구동 능력을 희생하지 않고 더 빠른 스위칭 속도로 이어집니다. 마지막으로 에너지-지연 곱(EDP)을 Figure 7에서 실험적으로 검증된 다른 2D FET와 벤치마크했습니다. 샌드위치 접촉을 가진 모든 InSe 소자는 ITRS 2024 EDP 요구사항 이하로 MoS₂ FET를 능가하고 BP FET의 성능 상한에 근접합니다. 최적 EDP는 3 nm 게이트 소자(2024 nm 노드)에서 발생하여 샌드위치 아키텍처의 스케일링 이점을 강조합니다. 종합적으로 이 결과는 샌드위치 인듐 접촉이 고성능 InSe 트랜지스터의 핵심 장애물(터널링 장벽, SB, 도핑)을 완화할 뿐만 아니라 산업 로드맵 목표를 초과하고 최고 2D FET에 필적하는 소자 지표를 제공함을 입증합니다.

결론

InSe FET용 샌드위치 인듐 옴접촉을 도입하여 터널링 장벽을 효과적으로 제거하고, 쇼트키 장벽을 없애며, 상당한 n-형 도핑을 유도했습니다. 접촉 저항은 0.032 ± 0.002 Ω·mm로 기존 탑 접촉 대비 50% 이상 개선되었습니다. 7, 5, 3 nm 게이트 길이 시뮬레이션은 보편적 성능 향상을 입증했습니다: 온 상태 전류는 ITRS HP 벤치마크 대비 20.5-38.2% 증가하고 고유 지연은 16.7-20.4% 감소했습니다. 에너지-지연 곱 분석에서 샌드위치 소자는 MoS₂ FET를 능가하고 2024 ITRS 요구사항을 충족하며 BP FET의 이론적 한계에 근접합니다. 이 결과는 샌드위치 아키텍처가 차세대 CMOS 기술을 위한 고성능 InSe 트랜지스터의 실현 가능한 경로임을 확립합니다.