Ge/Si 채널 형성 및 장치 성능에 대한 에칭 변화의 영향

방법/실험

시작 기판은 70nm 상단 실리콘 층(p형, 9–18Ω cm)이 있는 SOI 웨이퍼였습니다. 웨이퍼는 존재하는 유기물, 원하지 않는 금속 및 입자를 제거하기 위해 RCA 표준 세척 1(SC-1) 및 RCA 표준 세척 2(SC-2) 프로세스를 사용하여 세척되었습니다. 그 다음 탈이온수로 헹구고 N₂에서 건조했습니다. . Ge 필름은 10% GeH₄를 사용하여 저압 화학 기상 증착 에피택셜 반응기(Epsilon 2000, ASM)에서 증착되었습니다. 선구자로. 수소는 캐리어 가스로 사용되었습니다. Ge 박막을 증착하기 전에 850 °C 및 10 Torr에서 in situ HCl 기반 전처리를 수행하여 웨이퍼 표면을 준비했습니다. 그런 다음 기판 온도를 400°C로 변경하여 10% GeH₄를 사용하여 SOI 웨이퍼에서 Ge 필름을 성장시켰습니다. . 증착된 Ge 필름의 두께는 투과 전자 현미경(TEM, Thermal emission Schottky-type, 0.5–200 kV)을 사용하여 결정되었습니다. Ge 필름의 결정성은 X선 회절(XRD) 분석(D8A, Bruker, CuKα 방사선, λ =1.5408 Å, 20–70°)을 사용하여 조사되었습니다. 또한 X'Pert MRD(PANalytical) 시스템을 사용하여 (004) 회절 피크 주변에서 Ω–2θ 스캔을 수행했습니다. 이중 Ge {400} 채널 컷 결정 콜리메이터를 사용하여 CuKα1 방사선을 선택했습니다. 표준 XRD 측정 동안 샘플은 수평 위치에 고정되었고 회절계의 소스와 검출기 암은 θ-θ 모드에서 이동되었습니다. 위에서 언급한 크리스탈 콜리메이터를 사용하여 중간 해상도 모드에서 상호 공간 매핑을 수행했습니다. 0.4mm 너비의 슬릿이 신틸레이션 카운터 앞의 검출기 암에 존재했습니다. Ge 층의 두께는 타원 측정법(M2000, J. A. Woollam Co., λ =193–1690 nm)을 통해 결정되었습니다. 핀은 Cl₂를 사용한 이방성 플라즈마 에칭에 의해 형성되었습니다. /HBr 가스. ZrO₂ 형성 후 /TiN 게이트, S/D에 B(1 × 10 ¹⁵ cm ⁻² , 15 keV) 및 550°C에서 30초 동안 급속 열 어닐링에 의해 활성화됩니다.

게르마늄 메커니즘의 고도로 선택적 건식 에칭

전자 및 중성 반응은 등방성인 반면 이온 반응은 방향성이 높고 적용된 바이어스에 따라 다릅니다. 바이어스 전력을 조정함으로써 이온은 에칭 반응을 돕기 위해 원하는 방향을 따라 가속될 수 있습니다. Br은 Si와 자발적으로 반응하지 않으며 반응이 일어나기 위해서는 에너지 이온이 필요하다는 것이 일반적으로 받아들여지고 있습니다. 이온 보조 Br 및 Cl 원자는 활성화 상태에서 Ge 또는 Si 원자와 자발적으로 반응하여 휘발성 생성물인 GeBr₄을 형성할 수 있습니다. , GeCl₄ , SiBr₄ , 및 SiCl₄ , 기판 표면에서 탈착되어 펌핑될 수 있습니다. Br과 Si의 이온 보조 화학 반응은 매우 이방성인 것으로 나타났습니다. 바이어스 전력 변화에 대해 HBr을 사용하여 더 높은 수직 에칭 속도를 얻었으며, 이는 Cl₂에 HBr을 추가했음을 확인합니다. 식각률을 높일 수 있습니다[17]. Cl- 및 Br 기반 플라즈마는 이온 보조 메커니즘에 의해 Ge 및 Si를 에칭하므로 Br ⁺ , 브 ²⁺ , HBr ⁺ , Cl ⁺ 및 Cl2 ⁺ 기판 홀더를 바이어싱하여 제어할 수 있습니다. 상부 표면과 넥킹 영역에서의 에칭 모두에 대한 바이어스 전력을 변경함으로써 측면 에칭 속도의 뚜렷한 변화는 없습니다. HBr 혼합물을 사용하여 에칭된 핀 구조에서 네킹 영역에서 언더컷이 발견되었는데, 이는 측면 에칭이 Ge/Si 계면을 따른 결함에 의해 향상되었기 때문입니다. 또한 마스크는 이온 플럭스로 인한 측벽 타격으로 인해 모양 진화에 잠재적으로 영향을 미칩니다. 이 현상은 프로파일이 깊어지고 측면 이온 속도 성분이 증가할수록 증폭됩니다. HBr-플라즈마 에칭 공정의 높은 각도 의존성 때문에[18], 따라서 부정합 전위로부터 부분적으로 결합된 원자와 상대적으로 약한 원자 때문에 Ge/Si 계면에서 결정 구조가 상대적으로 더 약하다는 결론을 내릴 수 있습니다. Ge-Ge 및 Ge-Si 결합. HBr/Cl₂의 비율을 조정하여 및 바이어스 전력, Ge 장치 제조 중에 다양한 유형의 핀형 구조를 얻을 수 있습니다. Ge와 Si의 에칭 특성은 매우 유사합니다. Si를 식각하는 가스는 일반적으로 Ge를 더 빠른 속도로 식각합니다. Ge 및 Si 결합의 강도는 Ge-Ge =263.6 ± 7.1kJ mol ⁻¹ 인 것으로 나타났습니다. 및 Si-Si =325 ± 7 kJ mol ⁻¹ [2]. 이온의 방향 가속에 의해 수직 에칭 속도를 조정하기 위해 다른 바이어스 전력이 적용되었습니다. 게이트 스택 프로세스 후에 이미지가 기록되었습니다. 수직 에칭 속도는 산화물 기판에 대한 필름 높이로부터 계산되었습니다. 측면 에칭 속도는 핀의 두 부분, 즉 핀 상단 표면의 측면 에칭과 Ge/Si 계면에 가까운 네킹 영역의 에칭에서 결정되었습니다. 요약하면, 바이어스 전력은 식각 공정에서 가장 중요한 매개변수로 실험적으로 밝혀졌으며, 따라서 그에 따라 소자 특성에 영향을 미쳤습니다.

이 연구에서 모든 에칭 공정은 Lam Research의 TCP 9600 반응기에서 수행되었습니다. 이것은 코일(상부 전극) 전력과 기판(하부 전극) 바이어스의 개별 제어를 허용하는 변압기 결합 플라즈마 반응기입니다. 기판의 온도를 보다 효과적으로 제어할 수 있도록 헬륨 후면 냉각이 통합되었습니다. 샘플은 6인치에 장착되었습니다. 에칭 챔버에 도입되기 전에 진공 그리스가 포함된 Si 캐리어 웨이퍼. HBr/Cl₂ 화학은 이방성 에칭 공정에 이용되었습니다. 공정 압력은 10mTorr에서 제어되었습니다. 자세한 실험 설정 및 조건은 Hsu et al.의 연구에 설명되어 있습니다. [4].

실제 모델

CFD는 반응기 내부의 내부 정보에 접근하기 위해 사용되며, 흐름은 챔버에서 더 높은 Knudsen 수로 인해 슬립 경계 조건과 함께 층류로 간주됩니다(그림 1). 현재 시뮬레이션에서 플라즈마 열 흐름은 운동량 방정식에서 혼합으로 간주됩니다. 입자 수송은 방정식을 지배하는 종에서 고려되며 화학 반응은 서셉터 벽에 관여합니다. 시뮬레이션을 위한 한 가지 모델 사례가 그림 3에 나와 있습니다. 유입 가스는 염소(Cl₂ ) 및 브롬화수소(HBR). 입구에서의 혼합물 속도는 0.026m/s이고 온도는 333K로 유지됩니다. 서셉터와 챔버 벽은 작동 온도 473K로 가열됩니다. 이러한 플라즈마 흐름은 전위 바이어스에 의해 구동되고 1시간 동안 서셉터 표면에서 화학 반응을 일으키게 됩니다. 균일하고 반복 가능한 방식으로 최종적으로 반응기에서 배출됩니다. CAD 소프트웨어로 솔리드 모델링을 구축한 후 메쉬 시스템은 그림 3과 같이 50,000개의 노드가 있는 구조화된 그리드로 구성되었습니다. 스칼라 양 ϕ의 전송에 대한 과도 보존 방정식은 적분으로 작성된 다음 방정식으로 설명됩니다. 다음과 같이 임의의 제어 볼륨 V에 대한 형식[19]:

플라즈마 반응기의 수치 시뮬레이션을 위한 물리적 모델. 아 규정된 경계 조건이 있는 반응기 챔버의 스케치. ㄴ 수치 시뮬레이션을 위한 메쉬 시스템

여기서 ρ는 밀도를 나타냅니다. \( \overset{\rightharpoonup }{v} \)는 속도 벡터입니다. \( \overset{\rightharpoonup }{A} \) 는 표면적 벡터입니다. V는 부피입니다. Γ는 ϕ 및 S_ϕ에 대한 확산 계수입니다. 단위 부피당 ϕ의 소스 항입니다. 연속 방정식 u에 대해 기호 ϕ를 1로 대체할 수 있습니다. , v , 및 w 는 X, Y, Z 방향의 운동량 방정식이고, 원자로 챔버의 종 수송 방정식에 대한 Ci는 각각입니다. 식 (1*)은 시뮬레이션을 위한 유한 체적 방법을 사용하여 일반화된 좌표로 표현할 수 있습니다. 경계 조건을 결합한 후, Eq. (1*)은 선형화되고 계산 영역에서 일련의 대수 방정식으로 표현될 수 있으며, 이는 CFD 기법을 사용하는 SIMPLE 알고리즘으로 풀 수 있습니다[19]. 대부분의 반도체 제조 장치는 대기압보다 훨씬 아래에서 작동합니다. 이러한 낮은 압력에서 유체 흐름은 슬립 영역에 있으며 일반적으로 사용되는 속도 및 온도에 대한 미끄럼 방지 경계 조건은 더 이상 유효하지 않습니다. 매우 낮은 압력에서 현재 플라즈마 흐름은 자유 분자 흐름과 연속체 영역 사이의 슬립 영역에 있습니다[20]. 따라서 유체 흐름 모델링을 위한 속도 및 온도에 대한 슬립 경계 조건은 수치 시뮬레이션에서 부과됩니다.

반도체 재료 Si(s) 및 Ge(s)는 다음 표면 반응에 의해 제어되는 가열된 서셉터 표면에서 식각됩니다.

화학 반응은 Eq의 Si 에칭과 유사합니다. (2*.1) 및 Eq. (2*.2), 또는 Eq. (2*.3) 및 Eq. (2*.4). 따라서 염소와 브롬화수소의 혼합물에 의한 Si 에칭 공정은 다음 시뮬레이션에서 설명됩니다.

결과 및 토론

재료 특성화

SOI 기판에 형성된 Ge 층의 단면 TEM 이미지는 그림 2a에 나와 있습니다. 알 수 있는 바와 같이, Ge/Si 경계면에 부적합 전위가 존재합니다. 이는 차례로 에피택셜 Ge 필름을 가로질러 스레딩 전위를 초래합니다. 이러한 스레딩 전위는 Ge와 Si 사이의 열 불일치를 수용하는 것으로 생각됩니다. 대부분의 스레딩 전위는 인터페이스에서 80nm 내에서 종료되었습니다. 그러나 많은 것들은 또한 필름 표면으로 전파되었습니다. 도펀트 분포와 활성화 수준을 조사하기 위해 SOI 기판의 에피택셜 Ge 필름에 붕소를 주입한 후 활성화했습니다. Ge 층의 상위 130nm 부분에 대해 붕소 활성화율은 PCOR-SIMS 및 SRP(확산 저항 프로파일링) 프로파일에서 볼 수 있듯이 ~ 85%였습니다. (그림 2b 참조). Ge/Si 계면 근처의 Ge 층 바닥의 경우 결함의 존재와 SRP의 측정 한계로 인해 홀 농도가 크게 떨어졌습니다. 제조된 소자의 경우, Ge/Si 계면 부근의 결함 Ge는 선택적 에칭에 의해 제거되었다. 따라서 채널에서 수행되는 PCOR-SIMS 및 SRP 측정은 정확해야 합니다. ~의 최대 활성화 수준 3 × 10 ¹⁹ cm ⁻³ 기존 활성화 제한과 완전히 일치합니다. 붕소 주입 동안 수행된 저온 활성화(550°C)로 인해 기생 Si 채널 근처의 S/D는 높은 저항성을 보였습니다(그림 2). 이것은 기생 Si 전도를 방지했습니다. 그림 3은 TiN/ZrO₂의 정전용량-전압(CV) 특성을 보여줍니다. /Ge 금속 절연체 반도체 커패시터(MISCAP). 불안정한 GeO_x의 형성을 방지하기 위해 고유전율 유전체 증착 및 증착 후 어닐링 공정 동안 층, 질화물계 물질 Ge₃ N₄ GeO₂ 아님 NH₃를 통해 Ge(001) 표면에 계면층으로 삽입되었습니다. /H₂ 원격 플라즈마 처리. ZrO₂ 층은 원자층 증착에 의해 20주기 동안 250℃에서 증착되었다. 측정된 CV 곡선은 주파수 분산 또는 1KHz에서 1MHz로 늘어나는 것을 나타내지 않으며 일관됩니다. ZrO₂ 근처에 트랩 레벨을 생성하는 손실 /G 인터페이스는 소수 캐리어 생성을 위한 열 활성화 에너지를 p-Ge 밴드갭 에너지에서 미드갭 에너지로 이동합니다. 등가 산화물 두께(EOT)는 0.6 nm이고 D _그것 (인터페이스 트랩 밀도) 값은 ~ 3 × 10 ¹² 입니다. cm ² eV ⁻¹ 저온 컨덕턴스 방법으로 측정한 중간 갭 근처(그림 4 삽입 참조).

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아 SOI 기판 상의 p형 Ge의 TEM 이미지. ㄴ SOI 상의 붕소 도핑된 에피-Ge 층의 SIMS 및 SRP 프로파일. Ge/Si 계면 근처의 하부 결함 Ge에서 홀 농도가 낮습니다.

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TiN/ZrO₂의 CV 특성 /Ge EOT ~ 0.6nm

의 MISCAP <그림><그림>

저온 전도 방식으로 측정한 Dit

원자로 작동 매개변수 시뮬레이션

일정한 층류 플라즈마 흐름의 전형적인 모델은 고속 개인용 컴퓨터에서 시뮬레이션되었습니다. 입구 가스는 Cl₂의 혼합물입니다. 0.75의 질량 분율을 갖는 HBr 및 0.25의 질량 분율을 갖는 HBr. 그림 5a는 반응기 챔버 내부의 고온 작동 및 입자 경로 라인에서 작동하는 저온 유입의 윤곽을 보여줍니다. 그림 5b는 서셉터 위의 농도가 낮고 출구에 대한 서셉터 아래의 농도가 높은 제품 SiCl4의 질량 분율 등고선을 보여줍니다. 게다가, Cl₂의 더 높은 질량 분율 식각에서 좋은 성능을 얻었고, 이 노하우는 그림 6과 같이 현재 시뮬레이션에 의해 검증되었습니다. 가로축은 서셉터의 한 방사상 위치를, 세로축은 식각 속도(kg/m ^{2)를 나타냅니다.} s) 시. 그림 6은 75% Cl₂의 입구 혼합물에 의해 더 나은 에칭 프로세스가 기록되었음을 보여줍니다. 및 25% HBr, 그리고 이 혼합물은 이 연구에서 실험을 수행하기 위해 채택되었습니다.

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반응기 내부의 플라즈마 매개변수의 윤곽. 아 온도 분포 및 입자 경로 선 r. ㄴ 제품 SiCl의 질량 분율 윤곽₄

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다양한 분율의 유입 가스 혼합물에서 서셉터의 Si 에칭 속도

컴퓨터 보조 실험의 가능성을 보여주는 또 다른 사례는 플라즈마 에칭을 위한 챔버의 전위 분포입니다. 이 에칭 프로세스의 기본 메커니즘을 기반으로 그림 7과 같이 플라즈마 전력 밀도 분포에 대한 2D 시뮬레이션 모델이 개발되었으며 모델의 정확성을 확인하고 실험.

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챔버에서 플라즈마 에칭을 위한 전위 분포 시뮬레이션

Sugai[21]가 제안한 바와 같이 자기 바이어스 전압은 RF 전극의 피복의 정전 용량과 관련될 수 있습니다(C_K ) 및 접지 전극(C_A ) 및 다음과 같이 표현됩니다.

$$ {V}_{\mathrm{DC}}=\frac{C_{\mathrm{K}}-{C}_{\mathrm{A}}}{C_{\mathrm{K}}+{C }_{\mathrm{A}}}\ {V}_{\mathrm{RF}} $$ (3*)

그림 7과 같은 현재 시뮬레이션에 따르면 자체 바이어스 전압은 약 - 700V이며, 이는 Eq.에서 계산된 이론값인 - 650V에 가깝습니다. (삼*). 따라서 사용된 프로세스 매개변수를 조정할 뿐만 아니라 사용된 하드웨어를 수정하기 위해 시뮬레이션을 사용하여 최적화를 수행하는 것이 좋습니다. 이렇게 하면 전체 실행에 걸쳐 균일성을 보장하고 최적화된 고품질의 저비용 프로세스로 이어집니다.

장치 제작 및 특성화

에피택셜 Ge 층은 전자빔 리소그래피를 사용하여 원하는 피처 크기를 가진 핀으로 패턴화되었습니다. 핀은 Cl₂를 사용한 이방성 에칭에 의해 형성되었습니다. /HBr 기반 플라즈마를 사용하여 Ge/Si 계면 근처의 결함이 높은 Ge를 에칭합니다. SOI 위의 부동 Ge 핀은 Si보다 Ge의 높은 에칭 선택도와 결함 영역의 향상된 에칭 속도로 형성되었습니다[4]. SiO₂ 그런 다음 캡핑 층이 증착되고 게이트 패터닝 후에 스페이서가 되었습니다. 활성 영역을 정의한 후 ZrO₂의 게이트 스택 ALD에 의해 층을 각각 형성하였다. 제작된 장치의 채널 단면은 그림 8에 나와 있습니다. 핀 너비(W _지느러미 )는 8 × 10 ¹⁹ 의 채널 농도에 사용됩니다. cm ^{− 3} 이는 SOI의 블랭킷 Ge 에피층에서 van der Pauw 방법을 사용하여 추출됩니다. 채널 농도가 증가하고 W가 증가함에 따라 채널 제어성이 감소합니다. _지느러미 [12, 13]. 큰 채널 집중에는 작은 W가 필요합니다. _지느러미 낮은 SS를 유지합니다. 마지막으로 게이트 전극을 정의하고 증착했습니다. 그림 9는 핀 너비(W _지느러미 ) 18 nm 및 게이트 길이(L _g ) 90 nm. 나 _켜기 /나 _꺼짐 Ge JL-FET의 비율은 10 ⁵ 만큼 높습니다. 그리고 하위 임계값 스윙(SS)은 ~ 100mV dec ^{− 1} 입니다. . Si JL-FET의 전달 특성은 그림 10에 나와 있습니다. I _켜기 /나 _꺼짐 Si JL-FET의 비율은 ~ 10 ⁸ 로 높습니다. , SS는 90mV dec ^{− 1} 입니다. , L _g 는 80 nm이고 W _지느러미 20nm입니다. 그림 8은 또한 게이트 전압의 범위, ΔV를 보여줍니다. _g , 약 0.5V이며 Ge의 밴드갭에 가깝습니다(E _g /q =0.66V). 이것은 나가 _d –V _g 그림 8에 표시된 곡선은 Ge FinFET에 대한 것입니다. 그러나 게이트 전압의 범위, ΔV _g , 도 6에 도시된 바와 같이 약 1.8V이고 Si의 밴드갭에 가깝다(E _g /q =1.1V) 그러나 Ge(E)의 것은 ​​아님 _g /q =0.66V). 따라서 나 _d –V _g 도 9에 도시된 곡선은 Ge JL-FET가 아니라 Si JL-FET에 대한 것이다. 이 관찰은 반도체 장치 물리학을 기반으로 하며 실험적으로 결정된 I _d –V _g Ge 및 Si FinFET의 곡선과 단면 TEM/EDS Si 맵. 그림 11의 삽입된 부분에서 두 가지 사실이 분명합니다. 삽입된 부분은 Ge 오버에칭 후 예상치 못한 Si JL-FET의 출력 및 전달 특성을 보여줍니다. 나 _켜기 /나 _꺼짐 이 기기의 비율은 최대 10 ⁸ 입니다. . 그러나 ON 전류는 17μA μm ^{− 1} 에 불과합니다. − 1 V에서. 높은 I _켜기 /나 _꺼짐 비율은 Ge 층이 아닌 Si 층에 기인합니다. Si 층만 남을 때 장치는 실제로 Ge JL-FET가 아니라 Si JL-FET입니다.

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장치 제작의 개략도. 아 핀 패터닝. 출발 물질은 BOX의 Ge(130nm)입니다. ㄴ 이방성 에칭 및 포토레지스트 스트라이핑. ㄷ ZrO₂의 원자층 증착에 의한 게이트 형성 및 TiN 증착. d 양호한 접촉을 위해 S/D에 자가 정렬된 붕소 주입. 참고:왼쪽은 3D 개략도이고 오른쪽은 해당 단면도입니다.

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나 _d –V g 및 나 _d –V _d Ge FinFET에 대한 곡선

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나 _d –V g 및 나 _d –V _d 상부 Ge가 부주의하게 에칭된 후 Si FinFET의 경우. 비록 나는 _켜기 /나 _꺼짐 10 ⁸ 에 도달할 수 있습니다. , 현재 값이 매우 낮습니다.

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오버 에칭 공정을 거친 채널 구조에 대한 TEM 매핑

결론

시뮬레이션 모델과 측정 데이터의 관계를 확인합니다. 따라서 사용된 프로세스 매개변수를 조정할 뿐만 아니라 사용된 하드웨어를 수정하기 위해 시뮬레이션을 사용하여 최적화를 수행하는 것이 좋습니다. Rector의 작동 매개변수를 결정하기 위한 수치 시뮬레이션의 도움으로 Ge/Si 채널을 형성하기 위한 에칭 공정의 매개변수가 실험을 통해 최적화될 수 있음을 보여주었습니다. 이를 통해 에칭 프로세스를 개선하고 제조 품질을 개선하고 생산 비용을 낮춥니다. 실험 결과는 Ge FinFET용으로 개발된 건식 에칭 기술이 톨 핀 CMOS 장치 제조에도 매우 유용하다는 것을 보여주었습니다.

V-Groove 공동이 있는 채널 플라스몬 나노와이어 레이저 열화 특성의 수치적 분석을 통한 메타표면 편광자의 향상된 고성능