스텝 채널 두께의 이중 게이트 터널 전계 효과 트랜지스터의 시뮬레이션 연구

초록

이중 게이트 터널 전계 효과 트랜지스터(DG TFET)는 누설 전류 및 하위 임계값 기울기의 제한을 확장할 것으로 예상됩니다. 그러나 대칭 소스/드레인 아키텍처의 양극성 동작도 문제입니다. 양극성 전류를 극복하려면 소스와 드레인 사이에 비대칭이 도입되어야 합니다. 이 논문에서는 2D 시뮬레이션을 활용하여 스텝 채널 두께(SC TFET)를 갖는 DG TFET의 성능을 조사합니다. 소스와 드레인 사이의 비대칭은 계단 채널 두께를 통해 도입됩니다. 따라서 양극성 행동이 완화될 것으로 예상됩니다. 결과는 SC TFET가 기존 DG TFET에 비해 양극성 전류의 상당한 감소를 나타냄을 보여줍니다. SC TFET의 메커니즘은 물리적 통찰력을 탐구하기 위해 철저히 논의됩니다. 개시 전압, 서브임계 기울기, 온 상태 및 양극성 상태의 드레인 전류에 대한 구조 매개변수의 영향도 최적 구조를 결정할 때 나타납니다.

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배경

극단적인 스케일링 프로세스가 계속됨에 따라 기존 MOSFET을 사용한 CMOS 기술은 증가하는 누설 전류 및 하위 임계값 기울기(SS ). 대역 대 대역 터널링(BTBT) 메커니즘을 활용하는 터널 전계 효과 트랜지스터(TFET)는 누설 전류 및 SS의 한계를 확장할 것으로 예상됩니다. [1,2,3,4,5,6,7,8]. 실리콘 기반 TFET는 높은 신뢰성과 낮은 비용과 같은 장점을 보여줍니다. 그러나 기존의 실리콘 기반 TFET는 제한된 BTBT 비율로 인해 MOSFET에 비해 상대적으로 낮은 온 전류를 나타냅니다[9,10,11]. 실리콘 기반 TFET의 잠재력을 개발하기 위해 최근 온 상태 전류를 향상시키기 위해 다양한 새로운 TFET 구조가 제안되었습니다. 이중 게이트 TFET(DG TFET)는 향상된 BTBT 속도를 보여 향상된 온 전류로 이어집니다[12,13,14]. 그러나 DG TFET의 양극성 전류도 양극성 상태에서도 BTBT 속도 향상이 활성화되기 때문에 증가합니다[15]. 양극성 전류를 더 극복하려면 소스와 드레인 사이에 비대칭이 도입되어야 합니다[16]. 게이트-드레인 언더랩이 있고 드레인 도핑 농도가 낮은 DG TFET는 양극성 문제를 완화하는 일반적인 방법입니다[17,18,19]. 그러나 게이트-드레인 언더랩은 더 큰 S/D 거리를 요구하고 더 적은 드레인 도핑 농도는 직렬 저항을 증가시킵니다[15]. 이전 연구는 드레인 언더랩이 있는 TFET의 양극성 효과가 low-k 스페이서를 사용하고 접점을 상단 및 하단 구성에 배치함으로써 더욱 완화될 수 있음을 보여주었으며[15], 결합된 비대칭 전략이 다음에서 의미가 있을 수 있음을 시사합니다. TFET의 성능을 향상시킵니다. 우리의 이전 연구에서 핀 폭이 비대칭인 FinFET가 FinFET의 성능을 향상시키는 것으로 입증되었습니다[20]. 또한 채널 두께 <>t _시 DG TFET의 BTBT 비율에 상당한 영향을 미칩니다[21]. 따라서 소스 두께와 드레인 두께 사이의 비대칭은 양극성 전류를 더욱 완화할 수 있으므로 철저히 연구해야 합니다.

본 논문에서는 DG TFET with step channel thickness(SC TFET)의 다양한 성능을 조사하고, 소스와 드레인 사이의 비대칭이 스텝 채널 두께를 통해 도입되어 양극성 전류가 감소될 것으로 기대된다. 이 문서의 나머지 부분은 다음과 같이 배열됩니다. 섹션 2는 장치 구조와 시뮬레이션 설정을 나타냅니다. 섹션 3에서는 SC TFET의 메커니즘에 대해 자세히 설명합니다. 전달 곡선, 개시 전압(V _발병 ), 평균 SS 온/양극성 상태의 드레인 전류도 표시됩니다. 마지막으로, 이 논문의 결과는 섹션 IV에서 밝혀졌습니다.

구조 및 시뮬레이션

본 논문에서 고려한 SC TFET의 개략도는 그림 1a와 같다. 소스 영역 근처의 채널 두께는 드레인 영역 근처의 채널 두께와 동일하지 않습니다. 채널 두께는 채널 영역의 특정 지점에서 단계적으로 변경됩니다. 계단 높이와 계단 위치는 H로 표시됩니다. 그리고 L _s 각기. 그 _si1 그리고 t _si2 는 각각 소스 영역과 드레인 영역 근처의 채널 두께입니다. 시뮬레이션에서 유효 산화물 두께(EOT)는 1nm입니다. 소스 영역은 고도로 p-도핑됩니다(10²⁰ 원자/cm³ ) 및 드레인 영역은 고도로 n-도핑됨(10²⁰ 원자/cm³ ) 직렬 저항을 줄이기 위해[15], 채널 영역은 가볍게 n-도핑됩니다(10¹⁷ 원자/cm³ ). 다양한 채널 두께 설정으로 시작 전압을 분석하기 위해 금속 게이트의 일함수는 4.5 eV로 고정되고 게이트 길이는 채널 길이 L과 동일합니다. _채널 50 nm로 설정 [22,23,24,25]. 시뮬레이션은 Sentaurus TCAD 릴리스 I-2013.12[26, 27]를 사용하여 수행됩니다. 도핑 의존성 모델과 필드 의존적 이동성 모델은 각각 필립스 통합 이동성 모델과 롬바르디 이동성 모델이다. Fermi-Dirac 통계, Shockley-Read-Hall 및 Auger 재조합 모델도 활용됩니다. 고도로 도핑된 소스/드레인 영역을 설명하기 위해 밴드 갭 축소 모델이 활성화됩니다. [28]의 실험 결과로 조정된 WKB(Wentzel-Kramer-Brillouin) 근사에 기반한 비국부 BTBT 모델과 밀도-기울기 양자화 모델을 사용하여 정확한 시뮬레이션을 달성할 수 있습니다[29, 30]. 시작 전압은 하위 임계값 기울기가 최대인 게이트 전압으로 정의됩니다. 평균 SS 오프 상태 전류에서 I로 추출됩니다. _d =10⁻¹¹ A/μm.

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아 SC TFET의 2D 개략도, t si1 및 t si2는 소스 영역과 드레인 영역 근처의 채널 두께이며, 소스와 드레인 사이의 비대칭이 분명히 도입되었습니다. 절단선 AA'는 가로 방향의 절단선입니다. 절단선과 소스 영역 표면 사이의 수직 거리는 0.5 nm입니다. ㄴ 로그 및 선형 스케일의 SC TFET 및 기존 DG TFET의 전달 곡선

결과 및 토론

이동 곡선 및 메커니즘

그림 1b는 SC TFET와 기존 DG TFET의 전달 곡선을 각각 로그 및 선형 스케일로 보여줍니다. 그림 1b에서 온 상태, 오프 상태 및 양극성 상태를 표시합니다. TFET의 경우 온 상태의 더 높은 전류와 양극성 상태의 더 낮은 전류가 항상 요구되며, 이는 V _발병 그리고 SS 오프 상태는 넓은 전압 범위를 가져야 하는 동안 낮아야 합니다. 그림 1b와 같이 V _발병 채널 두께가 10nm인 기존 DG TFET의 두께는 채널 두께가 20nm인 DG TFET보다 낮습니다. 추출된 V _발병 t가 있는 DG TFET _시 =10 nm는 0.04 V이고 추출된 평균 SS 44.8mV/dec, V _발병 평균 SS t가 있는 기존 DG TFET의 _시 =20nm는 각각 0.1V 및 50.6mV/dec입니다. t가 있는 기존 DG TFET의 드레인 전류 _시 =10 nm는 t가 있는 기존 DG TFET에 비해 94.7% 향상됨 _시 =20nm. 이러한 드레인 전류 개선의 주된 이유는 감소된 SS 및 V _발병 . 그러나 t가 있는 기존 DG TFET의 오프 상태 범위 _시 =10nm는 0.17V에 불과합니다. t가 있는 기존 DG TFET _시 =20 nm는 이에 비해 0.45 V의 오프 상태 범위를 나타냅니다. 결과적으로 t가 있는 기존 DG TFET의 양극성 상태 전류 _시 =20 nm는 t가 있는 기존 DG TFET에 비해 3배 감소 _시 =10nm.

공정한 비교를 위해 t _si1 그리고 t _si2 SC TFET의 수는 각각 위의 기존 DG TFET의 채널 두께와 동일합니다. 더 좁은 채널 두께 t _si1 SC TFET의 10 nm 및 더 넓은 채널 두께 t _si2 SC TFET의 20nm입니다. 스텝의 위치는 채널의 중앙으로 가정하고 L _s 25nm입니다. SC TFET는 넓은 범위의 오프 상태뿐만 아니라 온 상태에서 높은 드레인 전류를 포함하여 유망한 특성을 보이는 것을 관찰할 수 있습니다. ON 상태에서 SC TFET의 드레인 전류는 t가 있는 기존 DG TFET와 유사합니다. _시 =10 nm, 평균 SS 45.8 mV/dec이고 V _발병 그러나 SC TFET의 오프 상태 범위는 최대 123.5%까지 향상되고 양극성 전류도 t가 있는 기존 DG TFET와 비교하여 100배 감소합니다. _시 =10nm. 결과적으로 SC TFET의 온 상태 특성은 채널 두께가 좁은 기존 DG TFET와 유사하고 SC TFET도 채널 두께가 넓은 기존 DG TFET와 거의 평행한 오프/양극성 곡선을 보여줍니다. 따라서 SC TFET는 낮은 SS를 달성할 수 있습니다. , 감소된 V _발병 , 그리고 넓은 오프 상태 범위를 동시에.

SC TFET의 물리적 메커니즘을 탐색하기 위해 온 상태, 온셋 포인트 근처 및 양극성 상태에서 BTBT 속도와 에너지 밴드 다이어그램을 각각 비교합니다. 그림 2a는 SC TFET와 기존 DG TFET의 BTBT 비율을 보여줍니다. BTBT 비율은 채널 두께에 크게 의존함을 알 수 있습니다. 사실, 채널 두께와 BTBT 전류 사이의 관계 I _BTBT [31]로 표현할 수 있습니다.

$$ {I}_{BTBT}\propto \exp \left(-\frac{4\lambda \sqrt{2{m}^{\ast }{E_g}^{2/3}}}{3\mathrm {\hslash}\left(\Delta \Phi +{E}_g\right)}\right) $$ (1)

아 BTBT 요금 및 b ON 상태에서 SC TFET와 기존 DG TFET의 에너지 밴드 다이어그램, 거리는 그림 1에서 절단선 AA'의 측면 위치

λ =(ε _시 그 _시 그 _소 /2ε _소 )^1/2 는 자연 길이, ε _시 그리고 ε _소 는 각각 실리콘 및 산화물 유전율 및 t _소 는 산화물 두께입니다. ΔΦ 터널링이 발생할 수 있는 에너지 범위, E _g 는 터널 접합부의 밴드 갭이고 m *는 터널링 질량입니다. 식 (1)은 I _BTBT t로 증가해야 합니다. _시 감소합니다. 따라서 t가 있는 기존 DG TFET의 BTBT 비율은 _시 =10 nm는 t가 있는 기존 DG TFET보다 커야 합니다. _시 =20nm. SC TFET는 t가 있는 기존 DG TFET와 유사한 BTBT 비율 분포를 나타냅니다. _시 =10nm. 이는 BTBT가 주로 온 상태에서 소스 접합 근처에서 발생하므로 소스 접합 근처의 채널 두께가 온 상태 BTBT 비율을 결정하기 때문입니다. 그림 2b는 SC TFET와 기존 DG TFET의 에너지 밴드 다이어그램을 보여줍니다. BTBT 비율은 근본적으로 터널링 거리와 관련이 있으므로 터널링 거리를 명확하게 나타낼 수 있는 에너지 밴드 다이어그램은 BTBT 비율 변동의 원인을 설명합니다. 그림 2b에서 SC TFET의 최소 터널링 거리는 소스 접합 근처에 위치하며 t를 갖는 기존 DG TFET의 터널링 거리는 거의 동일합니다. _시 =10nm. t가 있는 기존 DG TFET의 최소 터널링 거리 _시 =20nm가 훨씬 더 넓습니다. 따라서 채널 두께가 더 얇은 SC TFET 및 기존 DG TFET에 비해 BTBT 비율이 감소합니다.

그림 3a는 게이트 전압이 0이고 온셋 전압에 가까울 때의 BTBT 비율을 보여줍니다. SC TFET가 가장 높은 BTBT 비율을 소유하고 있으며 그 다음이 t인 기존 DG TFET입니다. _시 =10nm. t가 있는 기존 DG TFET _시 =20 nm는 가장 낮은 BTBT 속도를 나타냅니다. 그림 3b는 해당 에너지 밴드 다이어그램을 보여줍니다. 가전자대에서 전도대까지의 최소 거리 위치가 채널 영역의 중앙에 있음을 알 수 있습니다. 게다가, 더 넓은 채널 두께를 갖는 기존 DG TFET의 최소 거리는 SC TFET 및 더 얇은 채널 두께를 갖는 기존 DG TFET보다 더 길다. 이는 채널 두께도 시작점에서 BTBT 속도에 상당한 영향을 미친다는 것을 나타냅니다. 따라서 V _발병 채널 두께에도 영향을 받습니다. 또 다른 사실은 SC TFET가 t가 있는 기존 DG TFET보다 BTBT 비율이 더 높다는 것입니다. _시 =최소 채널 두께가 같더라도 10nm입니다. 이 현상은 다른 연구[32, 33]에서도 관찰할 수 있는 것처럼 게이트 전극 모서리에 의해 도입된 전위 분포의 변화에 기인합니다. 결과적으로 SC TFET는 가장 낮은 V를 보여줍니다. _발병 , 채널 두께가 얇은 기존 DG TFET, 채널 두께가 넓은 기존 DG TFET가 가장 높은 V를 나타냅니다. _발병 .

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아 BTBT 요금 및 b 가까운 시작점에서 SC TFET와 기존 DG TFET의 에너지 밴드 다이어그램, 거리는 그림 1에서 절단선 AA'의 측면 위치

그림 4a는 양극성 상태에서 BTBT 비율을 비교한 것입니다. BTBT 속도는 채널 두께에 크게 의존하기 때문에 t가 있는 기존 TFET _시 =10 nm는 다른 두 TFET 구조와 비교하여 가장 중요한 BTBT 속도를 보여줍니다. 그러나 SC TFET는 t로 기존 DG TFET와 유사한 BTBT 비율을 나타냅니다. _시 =20nm. 터널링은 주로 드레인 영역 근처에서 발생하고 SC TFET는 드레인 영역 근처에서 더 넓은 채널 두께를 가지기 때문입니다. 그림 4b에는 양극성 상태의 에너지 밴드 다이어그램도 나와 있습니다. 최소 터널링 거리가 드레인 영역 근처에 있음을 분명히 알 수 있습니다. 게다가, 더 넓은 채널 두께를 가진 SC TFET 및 기존 DG TFET의 터널링 거리는 더 얇은 채널 두께를 가진 기존 DG TFET의 터널링 거리보다 크므로 SC TFET 및 더 넓은 채널 두께를 가진 기존 DG TFET의 낮은 양극성 전류가 발생합니다. <그림>

아 BTBT 요금 및 b 양극성 상태에서 SC TFET와 기존 DG TFET의 에너지 밴드 다이어그램, 거리는 그림 1에서 절단선 AA'의 측면 위치

H 및 L_S의 영향 DC 특성

그림 5a는 다양한 H를 갖는 SC TFET의 전달 곡선을 보여줍니다. 그리고 t _si1 =10nm. H 온 상태 전류에 대한 영향이 적습니다. 그러나 양극성 전류는 H 증가, 오프 상태 범위는 H의 증가와 함께 향상됩니다. 또한. 또한 양극성 전류의 감소가 H 증가합니다. 그 이유는 이중 게이트 구조의 결합 효과가 채널 두께가 두꺼울수록 덜 중요한 경향이 있기 때문입니다[31]. 따라서 H 증가하면 BTBT 속도가 채널 두께에 더 독립적이 되어 양극성 전류가 포화됩니다. 최적의 구조 매개변수를 더 탐색하려면 H 장치 성능은 0에서 15 nm까지 다양하며 그림 5b–d에 나와 있습니다. 그림 5b는 V를 나타냅니다. _발병 및 다른 H의 BTBT 비율 변동 그리고 t _si1 . V _발병 H가 증가함에 따라 단조롭게 감소합니다. . 이는 게이트 전극의 모서리가 채널 영역 [32, 33]에서 전위 분포의 변화를 도입하여 BTBT 속도와 V의 변경을 초래하기 때문입니다. _발병 . 그림 5b는 H 개선합니다. 그 결과 감소된 V _발병 증가된 H로 찾을 수 있습니다. . V _발병 t _si1 증가합니다. 주된 이유는 증가된 <>t _si1 BTBT 비율을 약화시켜 더 높은 V _발병 . 그림 5c에서 추출된 평균 SS 다양한 H를 갖는 SC TFET의 그리고 t _si1 표시됩니다. SS의 트렌드 다른 H V와 반대입니다. _발병 . 즉, SS H로 상승 증가합니다. 우리는 온 상태 드레인 전류가 t _si1 , 다른 H를 갖는 SC TFET 그러나 동일한 t _si1 온 상태에서 유사한 드레인 전류를 가져야 합니다. 또한 V _발병 H의 증가에 따라 감소 . 이는 동일한 드레인 전류를 구동하기 위한 게이트 전압의 범위가 H 증가합니다. 결과적으로 평균 SS H의 상승으로 단조 증가 . t _si1 SS를 약화시킬 것입니다. , 감소된 게이트 제어 능력 때문입니다. 그림 5d는 다른 H를 갖는 온 상태 및 양극성 상태의 드레인 전류를 보여줍니다. 그리고 t _si1 , 각각. 온 상태 전류는 H에 거의 독립적입니다. , 그러나 t _si1 이는 온 상태 터널링이 주로 소스 영역 근처에서 발생하고 소스 영역 근처의 채널 두께에 크게 의존한다는 이전 결과에 해당합니다. 그러나 양극성 전류는 H 증가합니다. 양극 상태 터널링이 드레인 영역 근처에서 지배적이기 때문에 H 드레인 측의 채널 두께를 개선하여 양극성 전류를 약화시킵니다. 또한 양극성 전류가 H 채널 두께가 얇을수록 결합 효과가 더 크기 때문에 10nm 미만입니다.

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H의 영향 a에 전송 곡선, b V 발병 및 BTBT 비율, c 평균 SS , 및 d 온/양극성 상태의 드레인 전류, H 는 계단의 높이이고 H =0 nm는 기존 DG TFET를 나타냅니다.

그림 6a에서 L이 다른 SC TFET의 전달 곡선 _s 각각 제시된다. 엘 _s =0 nm는 해당 t가 있는 기존 DG TFET를 나타냅니다. _si2 그리고 L _s =50 nm는 해당 t가 있는 기존 DG TFET를 나타냅니다. _si1 . 스텝의 위치는 양극성 전류와 오프 상태 범위에 상당한 영향을 미친다는 것을 알 수 있습니다. L이 있는 SC TFET _s 30 nm 미만은 유사한 양극성 전류 및 오프 상태 범위를 보여줍니다. L로 _s 30 nm를 초과하면 양극성 전류가 크게 향상됩니다. 그림 6b는 V _발병 다양한 L _s 그리고 t _si1 , 트렌드는 V _발병 t _si1 개선도 명확하게 관찰할 수 있습니다. L의 변화 변곡점 _s =10 nm는 t _si1 . L 이후로 _s =0 nm는 채널 두께가 더 큰 기존 DG TFET이고 BTBT 속도는 감소하여 V 증가로 이어집니다. _발병 및 감소된 온 상태 전류. 기존 DG TFET의 경우를 제외하고 V _발병 SC TFET의 L _s 이는 계단 채널 구조에 의해 유도된 감소된 BTBT 비율로 인한 것입니다. 그림 6c는 L _s 그리고 t _si1 SS SC TFET의. 증가된 t _si1 저하된 SS . 식에 따르면 (1) 증가된 채널 두께는 게이트 전극 간의 결합 효과를 낮추어 게이트 제어 능력을 감소시키고 SS를 증가시킵니다. [12]. L로 _s 감소하면 채널 두께가 더 두꺼운 영역이 확장되고 전체 게이트 제어 기능이 약화됩니다. 결과적으로 감소된 L _s SS를 약화시킬 것입니다. 그림 6c에서 명확하게 관찰할 수 있는 SC TFET의 그림 6d는 다른 L을 갖는 온 상태 및 양극성 상태의 드레인 전류를 나타냅니다. _s 그리고 t _si1 , 각각. SC TFET의 온 상태 전류는 상응하는 t를 갖는 기존의 DG TFET와 다소 동일하다는 것을 관찰할 수 있습니다. _si1 . 양극성 전류의 경우 SC TFET는 L _s 30 nm 미만은 상응하는 t를 갖는 기존 DG TFET와 유사한 전류를 나타냅니다. _si2 . L일 때 _s 40 nm로 증가하면 양극성 전류가 급격히 증가합니다. 실제로 L이 있는 SC TFET의 경우 _s =40 nm 및 t _si1 =20 nm, 양극성 전류는 t가 있는 기존 DG TFET보다 훨씬 큽니다. _si1 =20nm. 이는 특히 게이트 전극의 수직 부분이 PN 접합에 가까울 때 게이트 전극의 수직 부분이 터널링 영역을 향상시킬 수 있기 때문입니다[34]. L _s 양극성 전류를 줄이기 위해 40nm 미만이어야 합니다.

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L의 영향 a 전송 곡선, b V 발병 및 BTBT 비율, c 평균 SS , 및 d 온/양극성 상태의 드레인 전류, L s는 소스 영역에서 계단까지의 측면 거리, L s =0 nm는 해당 t가 있는 기존 DG TFET를 나타냅니다. si2 및 L s =50 nm는 해당 t가 있는 기존 DG TFET를 나타냅니다. si1.

SC TFET의 최적 구조 매개변수를 결정하기 위해 H의 결합 효과를 연구하여 직교 시뮬레이션을 수행합니다. 그리고 L _s 장치 성능에. 그 _si1 더 큰 온 상태 전류를 달성하기 위해 10nm로 고정됩니다. 그림 7a에서 양극성 전류는 L _s 다양한 H . 양극성 전류가 H 감소, 이는 더 높은 H 더 낮은 양극성 전류를 달성한다는 점에서 유망합니다. 그러나 더 큰 H 덜 중요합니다. 따라서 H =15 nm는 더 큰 H 장치 영역만 늘릴 수 있습니다. 한편, 감소한 L _s 또한 특히 더 큰 H로 양극성 전류를 낮춥니다. . 따라서 낮은 L _s 최소한의 양극성 전류를 목적으로 하는 것이 바람직합니다. 그럼에도 불구하고 낮은 L _s 또한 그림 7b에서 볼 수 있는 것처럼 하위 임계값 기울기가 증가할 수 있습니다. 하위 임계값 기울기는 L이 높을수록 천천히 증가합니다. _s 그러나 낮은 L로 빠르게 상승합니다. _s , L _s 약 25nm가 절충 값이 될 것입니다. 결과적으로 최적의 장치 매개변수는 H가 됩니다. =15nm 및 L _s =25 nm 여기서 양극성 전류와 하위 임계값 기울기가 모두 상대적으로 낮습니다.

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아 양극성 전류 및 b L의 함수로서의 SC TFET의 하위 임계값 기울기 다양한 H가 있는 S

제작 방법

SC TFET의 가능한 제조 공정은 그림 8에 나와 있습니다. 채널의 독특한 모양으로 인해 수직 구조를 채택하여 계단 채널 두께를 더 쉽게 얻을 수 있습니다. 공정은 그림 8a와 같이 SiN 및 포토레지스트 증착으로 실리콘 기판을 준비하는 것으로 시작됩니다. 도 8b에서, SiN 패터닝은 리소그래피에 의해 달성되고, 채널 영역을 형성하기 위한 에칭에 이어, N⁺ 영역은 수직 As 주입 및 어닐링에 의해 도입됩니다[35]. 그 후, 도 8c에 도시된 바와 같이 후속 공정에서 드레인 영역이 식각되는 것을 방지하기 위해 분리 산화물이 증착된다. 그림 8d에서 SiN의 두께와 너비를 줄이기 위해 반응 이온 에칭[36]을 사용하여 애싱 및 트리밍이 채택되었습니다. 그런 다음 그림 8e에 표시된 것처럼 단계 채널 두께가 에칭에 의해 도입됩니다. 나머지 공정은 그림 8f에 표시된 것처럼 게이트 산화물 형성, 게이트 증착, 실리콘 노출 및 소스 영역 주입[35, 37]을 포함하는 기존의 수직 TFET와 유사합니다.

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SC TFET의 제조 공정. 아 SiN 및 포토레지스트 증착을 사용한 실리콘 기판 준비. ㄴ 에칭, 주입 및 어닐링. ㄷ 격리 산화물 증착. d 애싱 및 트리밍으로 SiN의 두께와 너비를 줄입니다. 이 단계 채널 두께가 도입됩니다. 에 게이트 산화막 형성, 게이트 증착, 게이트 평탄화 및 소스 영역 주입

결론

2D 시뮬레이션을 활용하여 스텝 채널 두께(SC TFET)를 갖는 DG TFET의 전기적 성능을 조사합니다. 소스와 드레인 사이의 비대칭은 계단 채널 두께를 통해 도입됩니다. 따라서 양극성 행동이 크게 완화됩니다. SC TFET는 해당 t _si1 및 해당 t가 있는 기존 DG TFET의 병렬 오프/양극성 곡선 _si2 . 결과적으로 SC TFET는 넓은 오프 상태 범위, 낮은 양극성 전류를 달성하고 낮은 SS를 유지할 수 있습니다. 동시에. SC TFET의 메커니즘은 물리적 통찰력을 탐구하기 위해 철저히 논의됩니다. 최적의 구조를 결정하기 위해 구조 매개변수가 개시 전압, 하위 임계값 기울기, 온 상태의 드레인 전류 및 양극성 상태에 미치는 영향도 연구합니다. H가 있는 SC TFET 15 nm 및 L _s 25 nm의 최적 성능을 보여줍니다. 더욱이, 스텝 채널 두께의 아키텍처는 대안적인 비대칭 방법을 제공합니다. 결합된 비대칭 전략이 효과적인 것으로 입증되었기 때문에 우리의 작업은 TFET의 성능 개선을 더욱 제공할 수 있습니다.